JPH04291760A - マスタースライス方式の半導体集積回路 - Google Patents
マスタースライス方式の半導体集積回路Info
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- JPH04291760A JPH04291760A JP5530791A JP5530791A JPH04291760A JP H04291760 A JPH04291760 A JP H04291760A JP 5530791 A JP5530791 A JP 5530791A JP 5530791 A JP5530791 A JP 5530791A JP H04291760 A JPH04291760 A JP H04291760A
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- JP
- Japan
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- resistance
- resistors
- master slice
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- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 239000004020 conductor Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマスタースライス方式の
半導体集積回路に関し、特に、回路抵抗値を変えること
により複数通りの回路抵抗値ないし回路電流値を得るこ
とのできるマスタースライス方式の半導体集積回路に関
する。
半導体集積回路に関し、特に、回路抵抗値を変えること
により複数通りの回路抵抗値ないし回路電流値を得るこ
とのできるマスタースライス方式の半導体集積回路に関
する。
【０００２】
【従来の技術】従来のこの様なマスタースライス方式の
半導体集積回路は、１個または複数個の抵抗素子を直列
接続することにより複数通りを回路抵抗値を得ていた。 図２の（ａ）〜（ｃ）はかかる従来技術の一例を示した
回路図で、（ｄ）〜（ｅ）は（ａ）〜（ｃ）に対応する
抵抗素子部のレイアウト図である。本従来例はバイポー
ラトランジスタＱ１ ′，Ｑ２ ′を用いた差動アンプ
の電流源Ｉ１ ′の電流値を４Ｉ，２Ｉ，Ｉの３通りに
変えると同時に、負荷抵抗Ｒ１ ′，Ｒ２ ′の抵抗値
をＲ，２Ｒ，４Ｒにそれぞれ変え、負荷抵抗Ｒ１ ′，
Ｒ２ ′に現れる振幅値を一定に保ったまま、回路電流
値を３通りに変えている。
半導体集積回路は、１個または複数個の抵抗素子を直列
接続することにより複数通りを回路抵抗値を得ていた。 図２の（ａ）〜（ｃ）はかかる従来技術の一例を示した
回路図で、（ｄ）〜（ｅ）は（ａ）〜（ｃ）に対応する
抵抗素子部のレイアウト図である。本従来例はバイポー
ラトランジスタＱ１ ′，Ｑ２ ′を用いた差動アンプ
の電流源Ｉ１ ′の電流値を４Ｉ，２Ｉ，Ｉの３通りに
変えると同時に、負荷抵抗Ｒ１ ′，Ｒ２ ′の抵抗値
をＲ，２Ｒ，４Ｒにそれぞれ変え、負荷抵抗Ｒ１ ′，
Ｒ２ ′に現れる振幅値を一定に保ったまま、回路電流
値を３通りに変えている。
【０００３】まず、負荷抵抗値がＲの場合、図２の（ａ
）の様に抵抗素子Ｒ１３′，Ｒ２３′のみでそれぞれ負
荷抵抗Ｒ１ ′，Ｒ２ ′を構成している。この時、電
流源Ｉ１ ′の電流値は４Ｉであり、抵抗素子Ｒ１３′
，Ｒ２３′の電流密度が最適値Ｊとなる様に抵抗素子Ｒ
１３′，Ｒ２３′の幅Ｗ３ ′が４Ｗ（Ｗ＝Ｉ／Ｊ）に
決められている（図２−（ｄ））。次に、負荷抵抗値が
２Ｒの場合、図２−（ｂ）の様に抵抗素子Ｒ１２′とＲ
１３′，およびＲ２２′とＲ２３′をそれぞれ直列接続
して負荷抵抗Ｒ１ ′，Ｒ２ ′を構成している。この
時、電流源Ｉ１ ′の電流値は２Ｉであり、抵抗素子Ｒ
１２′，Ｒ２２′の電流密度が同じ最適値Ｊとなる様、
抵抗素子Ｒ１２′，Ｒ２２′の幅Ｗ２ ′が２Ｗに決め
られている（図２−（ｅ））。さらに、負荷抵抗値が４
Ｒの場合、図２−（ｃ）の様に抵抗素子Ｒ１１′とＲ１
２′とＲ１３′，およびＲ２１′とＲ２２′とＲ２３′
をそれぞれ直列接続して負荷抵抗Ｒ１ ′，Ｒ２′を構
成し、電流源電流値がＩであるから、抵抗素子Ｒ１１′
，Ｒ２１′の幅Ｗ１ ′がＷに決められている（図２−
（ｆ））。
）の様に抵抗素子Ｒ１３′，Ｒ２３′のみでそれぞれ負
荷抵抗Ｒ１ ′，Ｒ２ ′を構成している。この時、電
流源Ｉ１ ′の電流値は４Ｉであり、抵抗素子Ｒ１３′
，Ｒ２３′の電流密度が最適値Ｊとなる様に抵抗素子Ｒ
１３′，Ｒ２３′の幅Ｗ３ ′が４Ｗ（Ｗ＝Ｉ／Ｊ）に
決められている（図２−（ｄ））。次に、負荷抵抗値が
２Ｒの場合、図２−（ｂ）の様に抵抗素子Ｒ１２′とＲ
１３′，およびＲ２２′とＲ２３′をそれぞれ直列接続
して負荷抵抗Ｒ１ ′，Ｒ２ ′を構成している。この
時、電流源Ｉ１ ′の電流値は２Ｉであり、抵抗素子Ｒ
１２′，Ｒ２２′の電流密度が同じ最適値Ｊとなる様、
抵抗素子Ｒ１２′，Ｒ２２′の幅Ｗ２ ′が２Ｗに決め
られている（図２−（ｅ））。さらに、負荷抵抗値が４
Ｒの場合、図２−（ｃ）の様に抵抗素子Ｒ１１′とＲ１
２′とＲ１３′，およびＲ２１′とＲ２２′とＲ２３′
をそれぞれ直列接続して負荷抵抗Ｒ１ ′，Ｒ２′を構
成し、電流源電流値がＩであるから、抵抗素子Ｒ１１′
，Ｒ２１′の幅Ｗ１ ′がＷに決められている（図２−
（ｆ））。
【０００４】以上について、抵抗素子に付く寄生容量を
加えて、各パラメータ値を一覧すると、表１の様になる
。
加えて、各パラメータ値を一覧すると、表１の様になる
。
【０００５】
【０００６】
【発明が解決しようとする課題】この従来のマスタース
ライス方式の半導体集積回路では、表１で示される様に
、回路抵抗値が大きくなるにつれ、一部の抵抗素子の電
流密度が最適値に対し、小さくなって行き、結果として
必要以上のサイズの抵抗素子を用いていることになり、
抵抗素子に付く、寄生容量が増大してしまうという問題
点があった。
ライス方式の半導体集積回路では、表１で示される様に
、回路抵抗値が大きくなるにつれ、一部の抵抗素子の電
流密度が最適値に対し、小さくなって行き、結果として
必要以上のサイズの抵抗素子を用いていることになり、
抵抗素子に付く、寄生容量が増大してしまうという問題
点があった。
【０００７】
【課題を解決するための手段】本発明によれば、複数の
抵抗素子の配線を変えて所望の抵抗値を得るマスタース
ライス方式の半導体集積回路において、これら複数個の
抵抗素子の形状を任意の並列接続によってもそれらを流
れる電流の電流密度が一定となるような形状にしたマス
タースライス方式の半導体集積回路を得る。
抵抗素子の配線を変えて所望の抵抗値を得るマスタース
ライス方式の半導体集積回路において、これら複数個の
抵抗素子の形状を任意の並列接続によってもそれらを流
れる電流の電流密度が一定となるような形状にしたマス
タースライス方式の半導体集積回路を得る。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１の（ａ）〜（ｃ）は本発明の一実施例
の回路図、同（ｄ）〜（ｆ）は同（ａ）〜（ｃ）に対応
する抵抗素子部のレイアウト図である。本実施例も従来
技術の実施例と同様に、バイポーラトランジスタＱ１
，Ｑ２ を用いた差動アンプの電流源Ｉ１ の電流値を
４Ｉ，２Ｉ，Ｉの３通りに変えると同時に負荷抵抗Ｒ１
，Ｒ２ の抵抗値をＲ，２Ｒ，４Ｒにそれぞれ変えて
いる。
の回路図、同（ｄ）〜（ｆ）は同（ａ）〜（ｃ）に対応
する抵抗素子部のレイアウト図である。本実施例も従来
技術の実施例と同様に、バイポーラトランジスタＱ１
，Ｑ２ を用いた差動アンプの電流源Ｉ１ の電流値を
４Ｉ，２Ｉ，Ｉの３通りに変えると同時に負荷抵抗Ｒ１
，Ｒ２ の抵抗値をＲ，２Ｒ，４Ｒにそれぞれ変えて
いる。
【００１０】まず、負荷抵抗値が４Ｒの場合、図１−（
ｃ）の様に抵抗素子Ｒ１１，Ｒ２１のみでそれぞれ負荷
抵抗Ｒ１ ，Ｒ２を構成している。この時、電流源Ｉ１
の電流値はＩであり、抵抗素子Ｒ１１，Ｒ２１の電流
密度が最適値Ｊとなる様に抵抗素子Ｒ１１，Ｒ２１の幅
Ｗ１ がＷに決められている（図１−（ｆ））。次に、
負荷抵抗値が２Ｒの場合、図１−（ｂ）の様に抵抗素子
Ｒ１１とＲ１２，およびＲ２１とＲ２２をそれぞれ並列
接続して、負荷抵抗Ｒ１ ，Ｒ２ を構成している。こ
の時、電流源Ｉ１ の電流値は２Ｉであり、抵抗素子Ｒ
１１，Ｒ１２，Ｒ２１，Ｒ２２の電流密度がいずれも最
適値Ｊとなる様に抵抗素子Ｒ１２，Ｒ２２の幅Ｗ２ が
Ｗに決められている（図１−（ｅ））。さらに、負荷抵
抗値がＲの場合、図１−（ａ）の様に抵抗素子Ｒ１１と
Ｒ１２とＲ１３，およびＲ２１とＲ２２とＲ２３をそれ
ぞれ並列接続して負荷抵抗Ｒ１ ，Ｒ２ を構成し、電
流源電流値が４Ｉであるから、抵抗素子Ｒ１３，Ｒ２３
の幅Ｗ３ が２Ｗに決められている（図１−（ｄ））。 ところで、図２の従来例と同様に以上について各パラメ
ータ値を一覧すると表２の様になる。表２より解る様に
本発明の一実施例では、すべての抵抗素子の電流密度が
すべての場合で最適値Ｊになっているが、これは言い変
えれば抵抗素子のサイズが必要最小限の値になっている
と言うことであり、その結果として、抵抗素子に付く寄
生容量が最小限に抑えられる。また、電流密度が全ての
抵抗素子で最適値Ｊに等しいので電流が一様となり、特
定の抵抗素子が過電流になることもない。
ｃ）の様に抵抗素子Ｒ１１，Ｒ２１のみでそれぞれ負荷
抵抗Ｒ１ ，Ｒ２を構成している。この時、電流源Ｉ１
の電流値はＩであり、抵抗素子Ｒ１１，Ｒ２１の電流
密度が最適値Ｊとなる様に抵抗素子Ｒ１１，Ｒ２１の幅
Ｗ１ がＷに決められている（図１−（ｆ））。次に、
負荷抵抗値が２Ｒの場合、図１−（ｂ）の様に抵抗素子
Ｒ１１とＲ１２，およびＲ２１とＲ２２をそれぞれ並列
接続して、負荷抵抗Ｒ１ ，Ｒ２ を構成している。こ
の時、電流源Ｉ１ の電流値は２Ｉであり、抵抗素子Ｒ
１１，Ｒ１２，Ｒ２１，Ｒ２２の電流密度がいずれも最
適値Ｊとなる様に抵抗素子Ｒ１２，Ｒ２２の幅Ｗ２ が
Ｗに決められている（図１−（ｅ））。さらに、負荷抵
抗値がＲの場合、図１−（ａ）の様に抵抗素子Ｒ１１と
Ｒ１２とＲ１３，およびＲ２１とＲ２２とＲ２３をそれ
ぞれ並列接続して負荷抵抗Ｒ１ ，Ｒ２ を構成し、電
流源電流値が４Ｉであるから、抵抗素子Ｒ１３，Ｒ２３
の幅Ｗ３ が２Ｗに決められている（図１−（ｄ））。 ところで、図２の従来例と同様に以上について各パラメ
ータ値を一覧すると表２の様になる。表２より解る様に
本発明の一実施例では、すべての抵抗素子の電流密度が
すべての場合で最適値Ｊになっているが、これは言い変
えれば抵抗素子のサイズが必要最小限の値になっている
と言うことであり、その結果として、抵抗素子に付く寄
生容量が最小限に抑えられる。また、電流密度が全ての
抵抗素子で最適値Ｊに等しいので電流が一様となり、特
定の抵抗素子が過電流になることもない。
【００１１】
【００１２】次に本発明に関する他の実施例として図３
の様に１ＫΩの抵抗素子アレイＲ１０１〜Ｒ１１０と４
ＫΩの抵抗素子アレイＲ４０１〜Ｒ４１０とを有するマ
スタースライス方式の半導体集積回路にて１ＫΩステッ
プで１ＫΩ〜１０ＫΩの回路抵抗値を得ようとする場合
について考える。従来技術では、すべて４ＫΩまたは１
ＫΩの抵抗素子を直列接続して構成している。一方、本
発明では少なくとも並列接続して構成される場合がある
。表３に１Ｋ〜１０ＫΩまで変化させた場合の使用抵抗
素子の数および抵抗素子の総面積を本発明と従来技術に
ついて一覧した。この表３によると、いずれの場合も本
発明の方の抵抗素子の総面積が従来技術を上回ることは
なく、寄生容量を小さく抑える効果があることがわかる
。
の様に１ＫΩの抵抗素子アレイＲ１０１〜Ｒ１１０と４
ＫΩの抵抗素子アレイＲ４０１〜Ｒ４１０とを有するマ
スタースライス方式の半導体集積回路にて１ＫΩステッ
プで１ＫΩ〜１０ＫΩの回路抵抗値を得ようとする場合
について考える。従来技術では、すべて４ＫΩまたは１
ＫΩの抵抗素子を直列接続して構成している。一方、本
発明では少なくとも並列接続して構成される場合がある
。表３に１Ｋ〜１０ＫΩまで変化させた場合の使用抵抗
素子の数および抵抗素子の総面積を本発明と従来技術に
ついて一覧した。この表３によると、いずれの場合も本
発明の方の抵抗素子の総面積が従来技術を上回ることは
なく、寄生容量を小さく抑える効果があることがわかる
。
【００１３】
【００１４】
【発明の効果】以上説明した様に、本発明は複数個の抵
抗素子を回路配線により異なる抵抗値を持つようにする
マスタースライス方式の半導体集積回路において、各抵
抗素子の形状を並列接続によって複数通りの回路抵抗値
を実現した場合でもそれぞれ流れる電流の電流密度が一
定となるようにしたので、各抵抗素子の合計サイズが最
小になり、結果として、抵抗素子に付く寄生容量の値を
最小にできるとともに、特定の抵抗素子に過電流が流れ
ることもないという効果を有する。
抗素子を回路配線により異なる抵抗値を持つようにする
マスタースライス方式の半導体集積回路において、各抵
抗素子の形状を並列接続によって複数通りの回路抵抗値
を実現した場合でもそれぞれ流れる電流の電流密度が一
定となるようにしたので、各抵抗素子の合計サイズが最
小になり、結果として、抵抗素子に付く寄生容量の値を
最小にできるとともに、特定の抵抗素子に過電流が流れ
ることもないという効果を有する。
【図１】本発明の一実施例を示したもので、（ａ）〜（
ｃ）はその回路図、（ｄ）〜（ｆ）は（ａ）〜（ｃ）に
対応する素子レイアウトの平面図
ｃ）はその回路図、（ｄ）〜（ｆ）は（ａ）〜（ｃ）に
対応する素子レイアウトの平面図
【図２】従来例を示したもので、（ａ）〜（ｃ）はその
回路図、（ｄ）〜（ｆ）は（ａ）〜（ｃ）に対応する素
子レイアウトの平面図
回路図、（ｄ）〜（ｆ）は（ａ）〜（ｃ）に対応する素
子レイアウトの平面図
【図３】本発明の他の実施例による素子レイアウトの平
面図
面図
Ｑ１ ，Ｑ２ ，Ｑ１ ′，Ｑ２ ′ バイポー
ラ・トランジスタ Ｉ１ ，Ｉ１ ′ 電流源 Ｒ１ ，Ｒ２ ，Ｒ１ ′，Ｒ２ ′ 負荷抵抗
Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３，Ｒ１１′〜Ｒ１３′
，Ｒ２１′〜Ｒ２３′，Ｒ１０１〜Ｒ１１０，Ｒ４０１
〜Ｒ４１０ 抵抗素子 Ａｌ１ 〜Ａｌ３ ，Ａｌ１ ′〜Ａｌ３ ′
メタライズ配線
ラ・トランジスタ Ｉ１ ，Ｉ１ ′ 電流源 Ｒ１ ，Ｒ２ ，Ｒ１ ′，Ｒ２ ′ 負荷抵抗
Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３，Ｒ１１′〜Ｒ１３′
，Ｒ２１′〜Ｒ２３′，Ｒ１０１〜Ｒ１１０，Ｒ４０１
〜Ｒ４１０ 抵抗素子 Ａｌ１ 〜Ａｌ３ ，Ａｌ１ ′〜Ａｌ３ ′
メタライズ配線
Claims (1)
- 【請求項１】 複数の抵抗素子を備え、該複数の抵抗
素子間を結ぶメタライズ配線の変更により回路抵抗値を
複数通りに変えることが可能なマスタースライス方式の
半導体集積回路において、前記複数の抵抗素子は相互に
接続する任意の並列接続によっても電流密度が一定とな
るような形状を有していることを特徴とするマスタース
ライス方式の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5530791A JPH04291760A (ja) | 1991-03-20 | 1991-03-20 | マスタースライス方式の半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5530791A JPH04291760A (ja) | 1991-03-20 | 1991-03-20 | マスタースライス方式の半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291760A true JPH04291760A (ja) | 1992-10-15 |
Family
ID=12994914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5530791A Pending JPH04291760A (ja) | 1991-03-20 | 1991-03-20 | マスタースライス方式の半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567977A (en) * | 1991-09-26 | 1996-10-22 | Sgs- Thomson Microelectronics, S.A. | Precision integrated resistor |
-
1991
- 1991-03-20 JP JP5530791A patent/JPH04291760A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567977A (en) * | 1991-09-26 | 1996-10-22 | Sgs- Thomson Microelectronics, S.A. | Precision integrated resistor |
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