JPH0324763A - マスタスライス方式集積回路装置の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、複数の基本セルがマトリクス状に配設された
内部アレイ領域に対し所望の配線接続を行うことにより
、所望する回路を形成するマスタスライス方式集積回路
装置の形成方法に関する。

［従来の技術］ 従来からこの種のマスタスライス方式集積回路装置とし
ては、ゲートアレイが知られている。このゲートアレイ
は、基本的な論理回路を構成することが可能な複数のト
ランジスタ及び抵抗からなる基本セルを最小単位とし、
この基本セルをマトリクス状に配設することにより内部
論理回路領域を形成すると共に、この内部論理回路領域
の周囲に内部論理回路と他の集積回路装置との間の入出
力レベルを変換する入出力バッファ回路を構成するため
の入出力バッファセルが配設されたマスク基板を予め製
作しておき、配線工程で形成される配線パターンにより
素子間を相互に結線し、所望の論理機能を実現するもの
である。

ゲートアレイでは、配線工程で形成される配線パターン
の違いにより、種々の論理機能を有する集積回路チップ
が実現され、しかも配線パターンは通常ＣＡＤシステム
により作成されるため、フルカスタムの集積回路装置に
比して短期間で製作できる特徴がある。

一方、近年の集積回路装置の製造技術の進歩は著しく、
ゲート規模が数万〜数十万ゲートというゲートアレイも
登場している。このような大規模なゲートアレイにおい
ては、信号の並列処理等がよく使われ、似たような回路
構成の部分が多数存在することが多い。しかしながら、
ゲートアレイは、配線パターンがＣＡＤシステムにより
作成されるため、似たような回路構成の部分があっても
、各々の回路を構成する配線パターンが全く異なり、入
出力伝達特性、とりわけ遅延時間が異なる場合が多く、
人手による修正が必要となり、開発期間の増加の．一因
となっていた。

以下、従来のゲートアレイを図面を用いて説明する。

第６図はゲートアレイの集積回路チップの一例を示す図
である。集積回路チップ４上には、複数のトランジスタ
及び抵抗からなる基本セル１がマトリクス状に配設され
、内部論理回路領域を構成している。この内部論理回路
領域の周囲には内部論理回路の入出力レベルと他の集積
回路装置の入出力レベルとを変換する人出力バッファ回
路を構成することが可能な入出力バッファセル２が複数
？設されている。集積回路チップ４の上面周縁部には各
入出力バッファセル２に対応して、集積回路チップ４と
パッケージの信号ピンとを電気的に接続するためのボン
ディングバッド３が配設されている。

第７図は上記基本セル１の一構成例を示す図である。こ
の基本セル１にはトランジスタＱ１■〜Ｑ　，ａｔ　Ｑ
　ａｔ＋　Ｑ　２２１　Ｑ　３■〜Ｑ３ｇ及び抵抗Ｒｌ
ｌ〜Ｒ１４１　Ｒ２ｘ〜Ｒ２ＥＩＩ　Ｒ３■〜Ｒ３４が
設置され、基本セル１上の第二層配線層にはＲ高電位電
源電圧供給配線１１（以下、ＧＮＤ電源配線と称する）
、最低電位電源電圧供給配線１２．１３（以下、ｖｏ電
源配線と称する）、基準電圧供給配４１１４．１５及び
定電流源用基準電圧供給配Ａｉｌｌ６が配設されている
。なお、図中点線で囲まれた領域は、各々トランジスタ
及び抵抗の素子領域を表し、点線で囲まれた領域内の実
線は、各々トランジスタ及び抵抗の電極を表しており、
特にトランジスタの電極内に記入してあるＣ，Ｅ．Ｂは
、各々コレクタ、エミッタ、ベース電極を表わしている
。

？に、この基本セル１を使用して第８図に示すＥＣＬ論
理回路構成のバッファ回路を形成した例について説明す
る。

第８図において、トランジスタＱ２■、抵抗Ｒ２２及び
発振防止抵抗Ｒ２４は、定電流源用基準電圧を与えられ
ることにより、定電流源として機能する。

このバッファ回路は、入力端子ＩＮに印加される入力信
号電圧と基準電圧との大小関係により、トランジスタＱ
■８＋　Ｑｌｅｌのいずれか一方に電流が流れ、抵抗Ｒ
　１３に電流が流れない場合は電位降下がないため高レ
ベル、抵抗Ｒｔａに電流が流れた場合には、電位降下が
生じるため低レベルの論理が抵抗Ｒ１３の一端に得られ
る。抵抗Ｒ　１Ｇで得られた論理は、トランジスタＱ３
１１　Ｑ３■及び抵抗Ｒ３ｔのエミッタフォロワ回路を
介して出力端子ＯＵＴから出力される。

第９図は第８図に示したバッフＴ回路を第７図の基本セ
ル１上に形成した例を示す図である。

パッファ回路は、斜線パターンで示す第一配線層に形成
された配線パターンと、×印及び×印を囲む実線矩形で
示す第一配線層と第二配線層とを電気的に導通させるス
ルーホールとにより構成されている。

ケートアレイでは、通常、トランジスタレベルの設計で
はなく、第９図に示すような論理機能ブロックを最小単
位として、所望の論理機能を有する集積回路チップを製
作する。ゲートアレイでは、第６図に示した集積回路チ
ップ４のチップサイズ、集積回路チップ４上の基本セル
１の配置●配列、内部論理回路領域のサイズ、入出力バ
ッファセル２の配置及び配線工程の設計ルール等の集積
回路チップのレイアウトに関するデータベースと、第９
図のような論理機能ブロックの配線パターンに関するデ
ータベースとを基に、ＣＡＤプログラムにより、短期間
に所望の論理機能を有する集積回路チップの設計が行わ
れる。

ところで、いま、第６図に示すように、集積回路チップ
４上に夫々３つの基本セル１から構成された論理機能ブ
ロックＦＡ，ＦＢが形成され、これら論理機能ブロック
ＦＡ．ＦＢが２つの信号を並列処理するものであるとす
る。

入力信号Ｉ１は、ボンディングパッド３を経て、入出力
バッファセル２上に構成された入カバッファ回路ＩＡに
より内部論理回路の入出力レベルにレベル変換され、論
理機能ブロックＦＡの入力端子Ｄに入力されている。論
理機能ブロックＦＡの出力端子Ｑは、次段の論理機能ブ
ロックＢＡの入力端子ＩＮに接続され、論理機能ブロッ
クＢＡの出力端子ＯＵＴから出力される出力信号は、人
出カバッファセル２上に構成された出力パッファ回路Ｏ
Ａにより他の集積回路装置の信号レベルにレベル変換さ
れ、ボンデイングパツド３を経て出力信号０１として出
力される。

入力信号Ｉ２についても全く同様の経路を辿る。

即ち、入力信号■２はボンディングパッド３を経て、入
出力バッファセル２上に構成された入カバッファ回路Ｉ
Ｂにより内部論理回路の入出力レベルにレベル変換され
、論理機能ブロックＦＢの入力端子Ｄに入力される。論
理機能ブロックＦＢの出力端子Ｑは、次段の論理機能ブ
ロックＢＢの入力端子ＩＮに接続され、論理機能ブロッ
クＢＢの出力端子ＯＵＴから出力される出力信号は、人
出カバッファセル２上に構成された出力バッファ回路Ｏ
Ｂにより他の集積回路装置の信号レベルにレベル変換さ
れ、ボンディングパッド３を経て出力信号０２として出
力される。

入カバッファ回路ＩＡとＩＢ１論理機能ブロックＦＡと
ＦＢ，ＢＡとＢＢ１出力バッファ回路ＯＡとＯＢは夫々
同一論理機能を有している。そして、論理機能ブロック
ＦＡ，ＦＢを制御するためのクロック信号ＣＬが、ボン
ディングパッド３を経て、人出カバッファセル２上に構
成された入力バッファ回路ＩＣにより内部論理回路の入
出力レベルにレベル変換され、論理機能ブロックＦＡ，
ＦＢの入力端子Ｃに入力されている。

この回路においては、入力信号Ｉ１の信号経路と入力信
号Ｉ２の信号経路とが揃うように、入力バッファ回路Ｉ
ＡとＩＢ，論理機能ブロックＦＡとＦＢ１ＢＡとＢＢ及
び出力バッファ回路ＯＡとＯＢを夫々集積回路チップの
中心に対して対称位置に配置している。

［発明が解決しようとする課題コ しかしながら、上述した従来のマスタスライス方式集積
回路の形成方法においては、同一の機能を有する複数の
論理機能ブロックの配線パターンが、基本セルに対し、
予め決められた一方向からのみ決定されるため、第６図
に示すように、各論理機能ブロックにおける入出力端子
が全て同じ位置に配置されることになる。このため、複
数の信号の並列処理等で各論理機能ブロックを集積回路
チップ上に相似形又は対称形に配置しても、各論理機能
ブロックの入出力端子位置に依る影響が大きく、各々の
信号経路の論理機能ブロック間を接続する配線の配線長
が異なってしまい、複数の回路間の入出力伝達特性、と
りわけ遅延時間を揃えることは非常に困難であった。

本発明はかかる間″題点に鑑みてなされたものであって
、複数の論理機能ブロック間の最適な配線を可能とする
マスタスライス方式集積回路の形成方法を提供すること
を目的とする。

［課題を解決するための手段コ 本発明に係るマスタスライス方式集積回路装置の形成方
法は、複数の基本セルがマトリクス状に配設された内部
アレイ領域に対し、所望の配線接続を施すことにより所
望する回路を形成するマスタスライス方式集積回路の形
成方法において、同一の回路構成を有するｌ又は複数の
基本セルからなる機能ブロックの対に対する配線パター
ンを互いに点対称又は鏡面対称に形成することを特徴と
する。

［作用コ 本発明によれば、同一の回路構成を有する機能ブロック
の対に対する配線パターンを互いに点対称又は鏡面対称
に形成するので、基本セル上に構成する論理機能ブロッ
クに形成される配線パターンは、基本セルの配設方向に
依らずに配線経路に応じた最適な方向に形成されること
になる。このため、個々の信号の論理機能ブロック間の
配線長が短くなり、信号配線の寄生容量による遅延時間
の減少により、論理機能ブロックの高速動作を可？にす
ることができる。また、複数の信号の並列処理等で各論
理機能ブロック間の配線長を揃えたい場合にも、各論理
機能ブロックの人出力端子位置を対称位置に配置するこ
とが可能になり、入出力端子の位置関係に起因する配線
長の不揃いが解消される。

Ｃ実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）．（ｂ）は本発明の第１の実施例方法によ
り基本セル１上に形成されたバッファ回路の論理機能ブ
ロックの平面図である。

第１図（ａ），（ｂ）において、先ず基本セルｌ上にト
ランジスタＱ１１〜Ｑ　ｓｓ＋　Ｑ２ｓ＊　Ｑ２■，Ｑ
３■〜Ｑ　ａａ及び抵抗Ｒ　ｓ　ｔ”　Ｒ　，ａｇ　Ｒ
　２ｔ”　Ｒ　２８１Ｒ３ｌ〜Ｒ３４を拡散工程によっ
て形成し、基本セル１上の第二層配線層にフォトレジス
ト法によりＧＮＤ電源配線１１、■■電源配線１２，１
３、基準電圧供給配線１４．１５及び定電流源用基準電
圧供給配線１６を形成する。なお、図中点線で囲まれた
領域は、各々トランジスタ及び抵抗の素子領域を表し、
点線で囲まれた領域内の実線は、各々トランジスタ及び
抵抗の電極を表しており、特にトランジスタの電極内に
記入してあるＣ，Ｅ．Ｂは、各々コレクタ、エミッタ、
ベース電極を表わしている。

次に、第一配線層に斜線パターンで示す配線パターンと
、×印及び×印を囲む実線矩形で示す第一配線層と第二
配線層とを電気的に導通させるスルーホールとを形成す
る。

このとき、第１図（ｂ）に示す第一配線層により構成さ
れる配線パターン及びスルーホールのパターンが、第１
図（ａ）に示すバッフＴ回路の第一配線層により構成さ
れた配線パターン及びスルーホールのパターンに比して
、基本セル１の中心を通る垂直方向線を基準として線対
称となるように配線パターンを形成する。この場合でも
、バッファ回路の配線パターンデータとしては１つでよ
く、信号経路に応じて、計算機により座標交換を行うこ
とにより、第１図（ａ）のバッファ回路の？線パターン
データから第１図（ｂ）のバツファ回路の配線パターン
を容易に得ることができる。

なお、第ｌ図（ａ）において、定電流源を構成するトラ
ンジスタＱ　２１には、図示してはいないが、左側に隣
接する基本セルの定電流源用基準電圧供給配線から、定
電流源用基準電圧が抵抗Ｒ２３を経て供給されているも
のとする。

第２図（ａ）．（ｂ）は夫々第１図（ａ），（ｂ）のバ
ッファ回路の回路図である。第２図（ａ）において、ト
ランジスタＱ２、、抵抗Ｒ２４及び発振防止抵抗Ｒ２３
は、定電流源用基準電圧を与えることにより、定電流源
として機能する。このバツファ回路は、入力端子ＩＮに
印加される入力信号電圧と基準電圧との大小関係により
、トランジスタＱｊ■ｙＱｓ■のいずれか一方に電流が
流れ、抵抗Ｒ　ｔｔに電流が流れない場合は、電位降下
がないため高レベル、抵抗Ｒｔｔに電流が流れた場合に
は、電位降下が生じるため低レベルの論理が抵抗Ｒｓｒ
の一端に得られる。抵抗Ｒｌｌで得られた論理は、トラ
ンジスタＱ　Ｇｅｔｓ　Ｑ　＊ｅ及び抵抗Ｒ３３からな
るエ？ッタフォロワ回路を介して出力端子ＯＵＴから出
力される。

第２図（ｂ）も同図（ａ）と同様の回路であり、トラン
ジスタＱ■■ｌ　Ｑ１■ｅ　ＱＱ１＃　Ｑ３５＃　Ｑ３
８及び抵抗Ｒ１１＊Ｒｔ。＊　Ｒ２３１　Ｒ２４１　Ｒ
３Ｇが夫々トランジスタＱ　Ｉ＋５＋　Ｑｔｅ＊　Ｑ２
■，Ｑ３■ＩＱ３■及び抵抗Ｒ　１３１　Ｒ１４１　Ｒ
２４１　Ｒａ■，Ｒ３、に置き替わったものとなってい
る。

このような回路形成方法によれば、第１図（ａ）は、入
力信号端子ＩＮが基本セル１の図中左下側に位置し、出
力信号端子ＯＵＴが基本セルｌの図中右上側に位置して
いるため、信号経路が左から右へと流れる場合に用いら
れ、第１図（ｂ）は、入力信号端子ＩＮが基本セル１の
図中右下側に位置し、出力信号端子ＯＵＴが基本セル１
の図中左上側に位置しているため、信号経路が右から左
へと流れる場合に用いることができる。これにより、各
々の信号経路の設定自由度が増し、ブロック間を接続す
る配線の配線長を短くすることができる。

第３図は本発明方法を実施するための基本セル１の平面
図である。

第３図において、基本セル１上には、予め斜線パターン
で示す第一配線層を形成しておく。これにより、基本セ
ル１を構成しているトランジスタ及び抵抗が基本セル１
の中心を基準とした点対称に配置され、第二配線層のＧ
ＮＤ電源配線１１、Ｖｌｌ１！電源配線１２，１３、基
準電圧供給配線１　４．１５及び定電流源用基準電圧供
給配線１６は、基本セル１の中心を通る水平方向線を基
準とした線対称に配設されているにも拘らず、第１図（
ａ）に対して第１図（ｂ）のような基本セル１の中心を
通る垂直方向線を基準とした線対称の配置が実現可能に
なる。

このように、本実施例の回路形成方法によれば、信号経
路に応じて論理機能ブロックの方向を選択するため、信
号経路に対し、論理機能ブロックの入力端子及び出力端
子を最適位置とすることができ、論理機能ブロック間の
配線長が短くなり、信号配線の寄生容量による遅延時間
が減少する分、集積回路装置の動作速度が向上する。ま
た、複数の信号の並列処理等で各論理機能ブロック間の
配線長を揃えたい場合に、各論理機能ブロックの入出力
端子位置に依る影響がなくなり、入出力端子の位置関係
に起因する配線長の不揃いが解消される。

第４図（ａ），（ｂ）は本発明の第２の実施例方法によ
り、３つの基本セル１を使用して形成された論理機能ブ
ロックのシンボル図である。

第４図（ａ）において、一点鎖線で示す基本セル１上に
ラッチ回路の論理機能ブロックを構成する。このとき、
図中左下に入力端子Ｄ１クロック入力端子Ｃ１゛図中右
下に出力端子Ｑ及びＱが位置するように配線パターンを
形成する。一方、第４図（ｂ）の論理機能ブロックは、
第４図（ａ）の論理機能ブロックを中央の基本セル１の
中心を通る水平方向線を基準に上下を反転させた配線パ
ターンにて形成する。この場合でも、論理機能ブロック
の配線パターンデータは１つであり、信号経路により選
択して用いられる。

このように、複数の基本セル上に構成した論理機能ブロ
ックにおいても信号経路に応じて論理機能ブロックの方
向を選択するため、信号経路に対し、論理機能ブロック
の入力端子、出力端子位置を最適位置とすることができ
る。

第５図は本実施例方法により形成されたゲートアレイの
チップの一例を示す図である。集積回路チップ４上には
、複数のトランジスタ及び抵抗からなる基本セル１がマ
トリクス状に配設されて内部論理回路領域を構成してい
る。内部論理回路領域の周囲には内部論理回路の入出力
レベルと他の集積回路装置の入出力レベルとを交換する
入出力バッファ回路を構成することが可能な入出力バッ
ファセル２が複数配設されている。集積回路チップ４の
周辺には入出力バッファセル２に対応して、集積回路チ
ップ４とパッケージの信号ビンとを電気的に接続するた
めのポンディングバッド３が配設されている。

第５図の集積回路チップ４上には、第４図（ａ）に示し
た論理機能ブロックＦＡ及び第１図（ａ）に示した論理
機能ブロックＢＡと、第４図（ｂ）に示した論理機能ブ
ロックＦＢ及び第１図（ａ）に対して鏡面対称のパター
ンからなる論理機能ブロックＢＢとが配置され、これら
論理機能ブロックＦＡ，ＢＡ及びＦＢ，ＢＢが２つの信
号を並列処理するように構成されている。

入力信号Ｉ１は、ボンディングバッド３を経て、入出力
パッファセル２上に構成された入カバッファ回路ＩＡに
より内部論理回路の入出力レベルにレベル変換され論理
機能ブロックＦＡの入力端子Ｄに入力される。論理機能
ブロックＦＡの出力端子Ｑは、次段の論理機能ブロック
ＢＡの入力端子ＩＮに接続され、論理機能ブロックＢＡ
の出力端子ＯＵＴから出力される出力信号は、人出カバ
ッファセル２上に構成された出力バッファ回路ＯＡによ
り他の集積回路装置の信号レベルにレベル変換され、ボ
ンディングパッド３を経て出力信号０１として出力され
る。

入力信号１２についても全く同様の経路を辿る。

即ち、入力信号Ｉ２は、ボンディングバッド３を経て、
人出カバッファセル２上に構成された入力バッファ回路
ＩＢにより内部論理回路の入出力レベルにレベル変換さ
れ、論理機能ブロックＦＢの入力端子Ｄに入力される。

論理機能ブロマクＦＢの出力端子Ｑは、次段の論理機能
ブロックＢＢの入力端子ＩＮに接続され、論理機能ブロ
ックＢＢの出力端子ＯＵＴから出力される出力信号は、
入出力バッファセル２上に構成された出力バッファ回路
ＯＢにより他の集積回路装置の信号レベルにレベル変換
され、ボンディングパッド３を経て出力信号０２として
出力される。

ここで、入カバッフ１回路ＩＡとＩ８１出力バッファ回
路ＯＡとＯＢは夫々同一論理機能であり、論理機能ブロ
ックＦＡは第４図（ａ）の回路、論理機能ブロックＦＢ
は第４図（ｂ）の回路、論理機能ブロックＢＡは第１図
（ａ）の回路、更に、論理機能ブロックＢＢは第１図（
ａ）を基本セル１の中心を通り水平方向線を基準に上下
を反転して配置した回路であるから、入力信号Ｉ１の信
号経路と入力信号Ｉ２の信号経路とが揃うよつに、入カ
バッファ回路ＩＡとＩＢ，論理機能プロックＦＡとＦＢ
１ＢＡとＢＢ及び出力バッファ回路ＯＡとＯＢとを集積
回路チップ中心に対して対称に配置すると、入力信号Ｉ
１の信号経路の配線長と入力信号Ｉ２の信号経路の配線
長とは略等しくなり、出力信号０１と出力信号０２は、
常に同一の信号が同時に出力されるようになる。

このように、配線経路を考慮して、論理機能ブロックＦ
Ａ．ＦＢ，ＢＡ．ＢＨの配置方向を選択して配置するこ
とにより、論理機能ブロックの入力端子、出力端子を最
適位置とすることができ、入出力端子の位置関係に起因
する配線長の不揃いが解消される。

［発明の効果］ 以上説明したように本発明は、同一の機能を有する論理
機能ブロックの対の配線パターンを基本セルの配設方向
に依らず互いに点対称又は鏡面対称に形成するため、配
線経路に応じて最適な信号伝達方向に回路を形成するこ
とができる。このため、個々の信号の論理機能ブロック
間の配線長が短くなり、信号配線の寄生容量による遅延
時間の減少により、論理機能ブロックの高速動作が可能
になり、集積回路装置が高性能になったのと同等の効果
がある。

また、複数の信号の並列処理等で各論理機能ブロック間
の配線長を揃えたい場合に、各論理機能ブロックの入出
力端子位置に依る影響がなくなり、入出力端子の位置関
係に起因する配線長の不揃いが解消される効果がある。

【図面の簡単な説明】

第１図（ａ）及び（ｂ）は本発明の第１の実施例方法に
より形成される論理機能ブロックを夫々示す平面図、第
２図（ａ）及び（ｂ）は夫々第１図（ａ）及び（ｂ）の
回路図、第３図は同実施例方法を実施するための基本セ
ルの平面図、第４図（ａ）及び（ｂ）は本発明の第２の
実施例方法により形成される論理機能ブロックのブロッ
ク図、第５図は同実施例方法により形成されるゲートア
レイの平面図、第６図は従来のゲートアレイの平面図、
第７図は従来方法を実施するための基本セルの平面図、
第８図は従来の論理機能ブロックの回路図、第９図は同
論理機能ブロックの平面図である。 Ｑ口〜Ｑ　１１１＋　　Ｑ　Ｑｓｓ　　Ｑ　２２Ｉ　　
Ｑ　３１〜Ｑ３ａ；｝ランジスタ、Ｒ１１〜Ｒ１４１　
Ｒ２ｓ〜Ｒ２ｅ＋　Ｒ３１〜Ｒ３４；抵抗、１；基本セ
ル、２；入出カバッファセル、３；ボンディングパッド
、４；集積回路チップ、１１；ＧＮＤ電源配線、１　２
，　　１　３　；　Ｖｇｇ［源配線、１４，１５；基準
電圧供給配線、１６；定電流源用基準電圧供給配線、Ｉ
ｆ．Ｉ２；入力信号、ＣＬ：クロック信号、ＩＡ，ＩＢ
．ＩＣ；入カバッファ回路、ＯＡ，ＯＢ；出力バッファ
回路、ＦＡ，ＦＢ，ＢＡ，ＢＢ；論理機能ブロック、Ｄ
ＩＣ；入力端子、Ｑ，Ｑ；出力端子

Claims (1)

【特許請求の範囲】
1. （１）複数の基本セルがマトリクス状に配設された内部
   アレイ領域に対し、所望の配線接続を施すことにより所
   望する回路を形成するマスタスライス方式集積回路の形
   成方法において、同一の回路構成を有する１又は複数の
   基本セルからなる機能ブロックの対に対する配線パター
   ンを互いに点対称又は鏡面対称に形成することを特徴と
   するマスタスライス方式集積回路装置の形成方法。