JPH0817227B2 - 個性化可能な半導体チップ - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、半導体集積回路装置及びその製造方法、よ
り詳細に言えば、マスター・スライス、マスター・イメ
ージ、ASIC（application−specific integrated circu
it）、標準的なセル・アレー、準カスタム仕様のチツ
プ、またはパーソナリゼーシヨン可能のチツプとして知
られている形式の大規模アナログ回路、またはアナログ
／デジタル回路のデバイス構造に関する。

B.従来の技術 大規模アナログ回路の集積技術は、大規模デジタル回
路の集積技術に比べて遥かに遅れている。デジタル回路
の機能的な論理標記、又は模式図的な論理標記（logic
representation）を、実際の物理的な論理ゲート及び相
互接続配線として、半導体チツプ又はダイ上に実現させ
るオートメーシヨンの技術及び装置は入手可能である。
然しながら、アナログ回路の製造は、全般的には、依然
として手作業で行われている。それらの手作業として
は、物理的なデバイス、即ち物理的な素子の相対的な位
置を決めること、デバイス間の配線や、チツプ上の入力
／出力（I/O）パツドの配線を行うこと、電源バスの配
線を行うこと、そして電源バスを夫々の回路デバイスに
接続することなどがある。これらの作業は通常、反復的
な手作業で進められるので、回路全体の規模が大きくな
るにつれて、エラーもまた指数関数的に増大する。

この状態を改良するのに始められた通常の方法は、デ
ジタル回路を改良する方法を追従するものであつた。即
ち、それは、複合デバイスの論理ゲートが、チツプ上に
位置付けられるのと同じ方法で、予め作られているアナ
ログの二次回路をチツプ上に置いた後、自動配線プログ
ラムによつて配線を行うものである。

このような方法には幾つかの問題がある。アナログ回
路は、デジタル回路のように、原始的な「論理ゲート」
型の少数の回路に集約することが出来ず、回路の機能全
体に充分な柔軟性を持たせるためには、多種類の初歩的
な回路を準備する必要がある。論理レベルまたは、模式
図的レベルでの１個の素子は、パーソナリゼーシヨン化
（個性化）されたデバイス、または複合デバイスが必要
である。例えば、所望の抵抗値を得るために、１つの論
理抵抗は、物理的なデバイスの一部か、または複数個の
物理的な抵抗を必要とすることがある。更に、通常のア
ナログ用マスター・スライス・チツプのレイアウトは、
現在用いられている配置（placement）技術及び配線技
術と両立する構成を持つていない。

C.発明が解決しようとする問題点 本発明の目的は、マスター・スライス、マスター・イ
メージ、ASIC、標準的なセル・アレー、準カストム仕様
のチツプ、またはパーソナリゼーシヨン可能なチツプと
して知られている大規模アナログ回路、または大規模ア
ナログ／デジタル回路の構造体を提供することにある。

本発明の個性化可能な半導体チップは、チップ上に、
第１の方向に沿って延び且つ所定の間隔をあけて平行に
設けられた電源バス及び接地バスと、これらの電源バス
と接地バスとの間に設けられた複数の回路ブリックより
なる回路ブリック列とを含む。回路ブリック（brick）
は、所定の回路素子を含む単位回路ブロックである。各
回路ブリックは、電源バスと接地バスとの間の領域で、
第１の方向に垂直な第２の方向に細長く延びた単一の行
として形成され且つ回路ブリックの行が第１の方向にお
いて互いに平行になるように配置されている。各回路ブ
リックは、第２の方向に延びる単一の直線に沿って配置
された個性化可能な複数の未接続のトランジスタ素子お
よび複数の抵抗素子を有し、抵抗素子のうちの２つは電
源バスおよび接地バスにそれぞれ隣接して配置され、ト
ランジスタ素子は上記２つの抵抗素子の間に配置されて
いる。抵抗素子の少なくとも１つは複数の接続点を有す
る。各回路ブリック毎に、電源バス及び接地バスと回路
ブリックとを接続するための接続点が設けられている。

E.実施例 第１図は、幾つかの層の構造を示すために部分的に破
断した半導体チツプ100の平面図である。周辺部分110
は、チツプ100上の回路を、システム全体の他の素子に
接続するために、通常の（I/O）パツド及び回路デバイ
ス用の領域111を含んでいる。そのような回路デバイス
はパワー・トランジスタ113及び大きな抵抗値を持つ抵
抗114を含んでもよい。内部領域120は、１つの列（colu
mn）に、複数の回路ブリツク（circuit brick）122を含
む複数個の回路ブリツクの列121を持つている。回路ブ
リツク122は、列121夫々の中で並列に配置されているの
で、回路ブリツクの長さは、列の長さ方向に対して垂直
に並んでいる。転じて、列は互いに並列に配置されてい
るから、一つの列の個々の回路ブリツクの端部は、隣接
した列の対応する回路ブリツクの端部に対向して配置さ
れている。回路ブリツクの順序は、第２図に関連して説
明されるように、隣接する列に対して鏡像関係に配置さ
れている。

第１図の左側に示されたように、第１金属層140が、
シリコン層の上に被着されている。任意の公知の技術に
より製造されたすべての配線体、即ち電気導体141は、
回路ブリツク122の方向と、ほぼ同方向に並べられてい
る。これらの第１金属導体は、ブリツク内で又はブリツ
ク相互で、所望の接触点を相互接続することによつて、
ブリツク内のデバイスの機能をパーソナリゼーシヨン化
するために利用される。それらの接続点は、デバイスが
埋め込まれているシリコン層を被う絶縁層（図示せず）
中の通常のバイアによつて形成される。他の複数の導体
141は、回路の仕様に従つて、所定のI/O接続点142にブ
リツクの接続点を接続する。第１金属層に設けられた接
続点142は、チツプの仕様で決められた位置で、相対的
に大きな領域を占めている。

第２金属層150は、第１金属層140の上に被着され、電
気的に絶縁されている。通常の方法で製造された金属導
体即ち配線体151は、２つの金属層の間の絶縁層（図示
せず）内の通常のバイアを介して配線体141と相互に接
続される。配線体151は、列121の長さ方向と実質的に同
方向に、即ち列中の個々のブリツクの長さ方向に対して
垂直方向に配列されている。第２金属導体のうちの或る
ものは、上述の絶縁層の両方を通るバイア（図示せず）
を介してブリツク122に直接に接続することが出来る。
また、I/Oパツド142は、金属層150の真下の絶縁層中に
バイアを有するので、パツドもまた、第２金属層を持つ
ている。金属導体151は、必要に応じてI/O接続点142に
直接に接続することは出来るけれども、図示の実施例に
おいて、全ての導体151は、I/O接続点142に直接には接
続されない。

電源バス131及び133を含む電路構造130が各列121毎に
設けられている。本実施例においては、これらのバス
は、第２の金属層150で実行している。即ち、部分的に
破断した第１図において、第１金属層及びブリツクに対
する電源バスの位置が示されている。電源バス131は各
列121の一方の側に供給電圧を供給し、その方法は、最
左端の列にはその右側に、次の列にはその左側にといつ
た態様で供給する。第１図のような、１つのチツプ上に
合計４列の回路ブリツクが設けられた場合、その形は、
ギリシヤ文字のパイの形を持つている。短い連結線132
は、このバスを１個またはそれ以上のI/O接続点に接続
する。バス133は接地電位を列121の他方の側に供給し、
その方法は、最左端の列にはその左側に、次の列にはそ
の右側にといつた態様で供給する。バス133の全体の形
は、シリル文字のシヤの形をしている。短い連結線134
は接地電位を１個またはそれ以上のI/Oパツドに供給す
る。また、135のような短い連結線はチツプのバイアス
電圧として、最底部の基体層に接地電位を供給する。そ
のような連結線は、デバイスを相互に電気的に隔離する
ために基板を逆バイアスするための標準的な手段であ
る。然しながら、後述するように、電源バス及びチツプ
のバイアス点への接続は、固定されておらず、それらの
接続点は、デバイスの配線とは別個の独立した所定のパ
ターンを有しており、ブロツキングを最小にするため
に、信号線と同じステツプで作られる。

第２図は、第１図の１つの列121から取り出した回路
ブリツク122の中の小さなグループ200を示している。

各ブリツクは、一方の端に直線状の即ちバー状の抵抗
デバイス210を含み、この抵抗デバイスは、後述するよ
うに、第２図の右側を縦に走っている、第１図の正電源
バスの分岐線に接続される。抵抗デバイス210は、抵抗
値を選択的に得ることが出来るように、通常の方法で製
造される。抵抗デバイス210の隣には、ベース、コレク
タ及びエミツタ接続点、221、222及び223を持つPNPバイ
ポーラ・トランジスタ・デバイス220がある。PNPトラン
ジスタ・デバイスに続いて、NPNトランジスタ・デバイ
ス230、240及び250が配列されている。NPNトランジスタ
のコレクタの接続点は231、241及び251である。それら
のベース接続点は、232、242及び252であり、それらの
エミツタ接続点は、233、243及び253である。そのライ
ンの最後に、他のバー状の抵抗デバイス260が、トラン
ジスタ・デバイス250の隣に配列されている。抵抗デバ
イス260の一方の端部は、第１図の接地バス133に隣接し
た位置にある。隣の列121におけるデバイス210〜260の
配置の順序は、トランジスタ・デバイスの極性を電源電
圧バス131及び接地電圧バス133の極性に関して適正に保
つために逆にされており、隣接する列のデバイスは鏡像
関係に配置されている。全ての抵抗デバイス210及び260
は、通常の方法で製造され、各抵抗デバイスは、１区間
当り約500オームの抵抗値を有し、全体として約４キロ
オームの最大抵抗値を持つように作られている。勿論、
他の異なつた値を選択することが出来る。

第２図のブリツクの構成は、電源バス、またはレール
130の間の電流方向の順序で、デバイス210及び260を配
置している。この順序付けによつて、少数の回路は、こ
れらのレールの間を直線で事実上接続するけれども、チ
ツプの配線の全体的な複雑性を顕著に減少する。例え
ば、多くの回路素子は、正電源バスに直接に接続され、
そしてPNPトランジスタのエミツタに接続された抵抗
や、負電源バス即ち接地バスに接続され、そしてNPNト
ランジスタのエミツタに接続された抵抗を持つている。
しばしば、そのような抵抗とトランジスタの組合せは、
信号路において、230及び240のようなNPNトランジスタ
に結合された電流源または電流ミラーとして役立つ。勿
論、どのトランジスタでもダイオートとしての機能を持
つように配線することが出来ることは言うまでもない。

破線で囲まれた小さな方形部136及び137は、第１図の
バス構造130への接続部を表わしている。第２図に示さ
れた特定の列に対して、方形部136は正電位供給バス131
の１つの分岐点を画定し、方形部137は接地電位源バス1
33の分岐点を画定している。例えば、丁度、接続点221
乃至223が、トランジスタ220の接続端子であると同じよ
うに、接続位置136は、バス131の電位を形成するための
１つの「デバイス」を画定し、そのデバイスの「接続
点」に後で、すべての必要な配線が行われる。加えて、
各方形部136は、正電位供給バス131に接続を必要とする
任意のデバイスに接続することの出来る接続位置を画定
している。全ての方形接続部は、同じネツトにあるから
（第８図及び第９図で説明する）、バスに接続されるべ
きデバイスの接続点に最も近い接続部136を選択するよ
うに、自由に配線プログラムを作ることが出来る。接地
用バス133の方形接続部137も上述したことと同様であ
る。

第３図は、第１図の回路ブリツク122に示された第２
図の抵抗デバイス210（または260）のグループ300を示
している。抵抗210Aはその長さに沿つて離隔された位置
を占める５個の接続点310、320、330、340及び350を示
す未接続のバー抵抗を示す。これらの位置は相次ぐ接続
点の対の間にセグメント311、321、331及び341を与え
る。従つて、それらのセグメントは、任意の１つのセグ
メントの有効抵抗値、または、直列のセグメントの任意
のグループの有効抵抗値を与えるために、任意の２つの
接続点において他の回路デバイスに接続される。また、
全体の抵抗デバイスから他の有効抵抗値を得るため、セ
グメントを並列に接続するために、同じデバイスの接続
点を他の接続点と接続することが出来る。

抵抗210Bは、１個のデバイスから最大の抵抗値を得る
ための構成を示す。導電路312及び313は、夫々接続点35
0及び310に接続され、約4000オーム（４キロオーム）の
抵抗値を他のデバイス（図示せず）に与える。抵抗210C
は最小の抵抗値を得るための構成を示す。導体313は、
１つおきの接続点310、330及び350に接続される。導体3
43は、残りの接続点320及び340に接続されており、全て
のセグメント311、321、331及び341を並列に接続するこ
とにより、約200オームの抵抗値を得ることが出来る。
１個のデバイスから得られる最大の抵抗値よりも大きい
抵抗値を得るために、複数個の抵抗デバイスを一緒に接
続することが可能である。例えば、第３図を参照して、
上述のように接続した抵抗デバイス210Bと210Cとを直列
に接続すると、導体312及び343の間に約4.2キロオーム
の合計抵抗値が得られる。１個のデバイスの最小値より
も小さい抵抗値を必要とする場合や、１個のデバイスで
得られる値の中間の抵抗値を必要とする場合や、更に、
より大きな消費電力量の必要な場合などには、複数のデ
バイスの他の接続の組合せで容易に達成出来ることは理
解出来るであろう。

第４図は、第１図に示された回路ブリツク122に示さ
れた第２図の抵抗デバイス210（または260）のグループ
400を示す。これらの抵抗210D、210E及び210Fは、所望
の抵抗値に応じて、変更しうる位置に設けられた接続点
を有している。抵抗210Dは、各端部に接続点412、421を
有する単１のセグメントを持つ。従つて、導体路413及
び422の間の抵抗値は、１個の抵抗デバイス当り４キロ
オームの最大値を有している。抵抗210Eは、約450オー
ムの最小抵抗値を形成している。接続点412及び423は、
回路技術の基本ルールに従つて出来るだけ近接させて位
置付けられる。セグメント424は使わない。再言する
と、他の異なつた抵抗値を得るために、例えば導電路42
2及び415を結合することなどによつて、複数のデバイス
をまとめて接続することが出来る。

抵抗210Fは、抵抗の長さ方向に沿つて任意所望の点に
位置付けられた接続点417、426及び431によつて限定さ
れた２つのセグメント416及び425を示している。これら
のセグメントは、抵抗210Eにより得られる抵抗値よりも
小さい抵抗値を得るために、導体路416及び427により並
列に接続されている。所望の抵抗値は、セグメント41
6、425などのセグメントの数により増加する。その数の
結果は426に対する接続点417の間隔と、431に対する接
続点426の間隔などの、間隔を決めるのに使われる。432
などの残りのセグメントは使用しない。また、並列接続
は、抵抗210Fの電流容量及び消費電力量を増加させるた
めにも使われる。

第５図は、チツプに設けられるべき回路全体の論理的回
路記述（logical description）によつて特定される抵
抗値を具体化するために、第３図に示した210A、210B及
び210Cのような固定接続点で構成された抵抗デバイスを
組合せて配線する方法を示すフロー・チヤートである。
「論理」抵抗とは、回路全体の中で１つの機能単位とし
ての抵抗器の、或る抵抗値の仕様（specification）で
あつて、この論理抵抗は、所定の公差の範囲内で、所望
の論理抵抗の値に近似するように配線された１個または
それ以上の物理的な抵抗デバイスとして具体化されねば
らならない。このフロー・チヤート500はブロツク501か
ら開始する。ブロツク502において、この流れ図の最初
の仕事は、各物理的な抵抗デバイスのすべてのセグメン
トの数及びサイズ（即ち抵抗値）をパラメータとして特
定することである。（通常は、全てのデバイスのセグメ
ントの数及びサイズは同じである。）これらの値を選択
するために配慮すべき点については、第６図を参照して
後述する。

次に、ブロツク503は、チツプ上の抵抗デバイス−−
及びそれらのセグメント−−の順列及び組合せによつて
得られる全ての抵抗値を含むリストを作る。このリスト
は、抵抗デバイスの数及び位置と、それらのチツプ上の
接続点の位置との回路記述から、通常の手段で作ること
が出来る。

ブロツク511において、流れ図のステツプは、論理回
路の回路記述中の各論理抵抗値、即ち各模式図的抵抗値
を１つの循環行程で、１づつ選ぶループにはいる。ブロ
ツク521は、選択された論理抵抗値が１個の物理的な抵
抗デバイスの範囲内で具体化出来るか否かを決定する。
若し出来なければ、ブロツク522は、所望論理抵抗値が
大きい場合、何個のフル・デバイス（独立した１個の物
理的抵抗デバイス）が直列に接続されねばならないかを
決めるために、論理抵抗値と１個のデバイスの抵抗値と
を比較する。次に、ブロツク523は、ブロツク503で作ら
れた値だけを使つて、所定の抵抗値以下の出来るだけ近
い物理的抵抗値を導き出すために、必要数のフル・デバ
イスが連結される。

ブロツク512には、若し所定の合計抵抗値が１個の物
理的抵抗により具体化出来るならば、ブロツク521から
直接に入り、あるいは、１個の物理的抵抗によつて具体
化出来ない場合には、ブロツク523から入る。ブロツク5
23は、複数のフル・デバイスが１個のデバイスの範囲内
に残部の抵抗値を受入れた後、所定の抵抗値の残部の抵
抗値を具体化するためのステツプである。ブロツク512
において、１個の物理的抵抗デバイスのセグメントの相
互接続が、その特定の論理抵抗値と最も近似している
（ブロツク511）か、または、論理抵抗値の残部の抵抗
値と最も近似している（ブロツク523）かを、ブロツク5
03で作られたリストから決定する。若し論理値が、１つ
の物理的抵抗の最大抵抗値の一定の公差範囲内にあれ
ば、１個のフル・抵抗デバイスが配線されるか、また
は、他のフル・抵抗デバイスが、ブロツク522から523に
よつて特定された複数個のデバイスに対して直列に置か
れる。

ブロツク514は、１個の論理抵抗を具体化し、そし
て、回路全体中の他の素子への接続点として、全構成の
接続点の位置を出力するためのブロツク513によつて特
定された物理的抵抗を接続するための「ネツト・リス
ト」即ち回路網のリスト（配線パターン）を作成する。
従つて、若し論理回路記述中に処理されるべき論理抵抗
が残つていれば、ブロツク515は、ブロツク511に戻り、
そうでなければ、ブロツク504のステツプで終了する。

第６図は、抵抗デバイスの全体の抵抗値の公差から外
れるエラーを小さくするために、固定接続点を持つ抵抗
デバイスのセグメントの大きさをどのようにして決める
かを示している。第6A図は、具体化しうる物理的な抵抗
値と、論理抵抗、即ち所望の抵抗のための所望の論理抵
抗値（水平軸）との間の誤差の百分率（縦軸）をプロツ
トしたものである。第6A図は、夫々が１キロオームのセ
グメントを４個持つたデバイスについてのものだから、
このグラフは250オームから開始して４キロオームまで
を示している。これは、２個以上のセグメントを直列ま
たは、並列に接続して組合せると、同じ有効抵抗値を作
ることが出来るので、独特の最小抵抗値と、大きな初期
公差エラーを与える。小さな独立した抵抗のセグメント
を多く使つても（１個のデバイスの最大値を一定にする
ために）、状態を著しく改善することは出来ない。第6B
図は、夫々のセグメントが660オームを有する６個のセ
グメントを持つ抵抗デバイスの誤差をプロツトしたグラ
フである。このようなデバイスは公差エラーを顕著に減
少しないばかりでなく、より多いセグメントの数は、得
られるべき最大の抵抗値を減少し、そして配線をより複
雑にする。第6C図は、接続点の数が第6B図のものよりも
少なく、夫々のセグメントの公称抵抗値が576オーム、7
58オーム、1131オーム及び1516オームで合計約４キロオ
ームの４個のセグメントを持つ抵抗デバイスに対するエ
ラーをプロツトしたグラフである。第6C図のエラーのピ
ークは、第6A図及び第6B図のエラーのピークに比べて遥
かに減少しており、平均エラーもまた、非常に減つてい
る。上述の抵抗値は、セグメントの抵抗値を組合せて得
たすべての和が、相互に異なり、且つセグメントそれ自
身の値とも異なる値を作るように、選ばれた。これは、
困難なことではなく、本発明の実施例では殆ど手作業に
よつて行われた。

第７図は、チツプ内に具体化されるべき回路全体の論
理的回路記述によつて特定されるような、抵抗値を作る
ために、第４図に示した210D、210E及び210Fのような可
変接続点の抵抗デバイスの配線方法を示す。フローチヤ
ート700は、ブロツク701から開始する。ブロツク702
は、回路を具体化するのに使われる特定の半導体技術に
おける１個の物理的抵抗デバイスの最大及び最小抵抗値
に関するデータを取り出す。ブロツク703は、与えられ
た所望の論理抵抗値を、接続点間の長さの関数として誘
導する。この関係は、接続点の影響のために、まつたく
リニヤな関係にはならない。然しながら、それは、与え
られた技術に対して容易に誘導することが出来、且つ測
定することが出来る。ブロツク711は、丁度、ブロツク5
11が第５図で遂行したように、回路記述から、具体化す
るための１つの論理抵抗を取り出す。

ブロツク721乃至723は、概念的に言つて、第５図のブ
ロツク521乃至523と同じ機能を遂行する。若し、所望の
抵抗値を、１個の物理的抵抗デバイスに適合させるに
は、あまりにも大き過ぎるとすれば、複数個のデバイス
を接続する。ブロツク712は、既に作られたセグメント
のリストをサーチする。若しセグメントが既に存在して
いれば、ブロツク712において、そのセグメントを使
う。ブロツク712は、新しいセグメントを作るステツプ
である。従つて、ブロツク713乃至715は、具体化され配
線されるべき論理抵抗が、無くなるまで、ブロツク513
乃至515と同じ機能を遂行する。

第８図は、本発明に従つた半導体チツプ内に、回路を
配置するための全般的な方法を説明するフローチヤート
である。ブロツク801は、先ず、回路全体の「論理的回
路記述」を取り出す。この回路記述は、全体として、回
路のトポロジー（topology）の仕様及び回路素子の仕様
を具体化するものであり、それは、データ・プロセツサ
によつて読取りうる任意の月並なフオーマツトで表示さ
れた模式的な回路図、または類似の一連のデータであつ
てよい。そのようなデータ・フオーマツトの一例は、公
知のASTAPプログラム（Advanced Analysis Program）に
よつて作ることが出来る。

ブロツク802は、論理的回路記述から「物理的回路記
述」に変換し、「物理的回路記述」は、選択された半導
体技術での原始的デバイスを表わす正味のリストのデー
タと、素子相互を接続する相互接続のトポロジーとを含
んでいる。物理的回路記述を特定するために、公知の汎
用BDLS（Basic Design Langauge for Structure）デー
タ・フオーマツトを使うことが出来る。物理的回路記述
の標記は、必要に応じてこの時点で、手作業の検査また
は修正を施すために出力することが出来る。

また、物理的回路記述は、デバイスと第１図に示した
電源用バス構造130との間の接続の仕様を含んでいる。
通常のAPW（Automatic Placement and wiring）プログ
ラム（複数）は配線（wire）とかバスのようなバー状の
構造の概念を含んでいないから、バスからデバイスへの
接続が、配線プログラムで呼び出されたときは何時で
も、離隔されたデバイスへ配線しうるように、各バス
は、相対的に多数の点として表示されるのが好ましい。
そのような各点は、トランジスタの接続点や、抵抗の接
続点などと同じように「デバイス」として特定される。
チツプのバイアス電圧接続は、バス133へ特に指定され
た接続線として第１図の135の如き位置において、多数
の「デバイス」点として、同じように表示される。APW
プログラムに関する限り、これは、バス及びバイアス点
を、他の全ての配線と同様に取り扱うことを許容するの
で、例えば、APWプログラムが、そのバスの「デバイ
ス」表示点のなかで相互接続導体を配線すると、バスが
設定される。通常の技術においては、バス及び電源接続
線は、パーソナリゼーシヨン化された信号線にはアクセ
ス出来ない固定領域として特定されており、これは、AP
Wプログラムが信号線の配線長さを最短化出来る効率を
制限することになる。

次に、ブロツク803は、第１図のチツプ100上の特定の
位置に物理的回路記述中の個々のデバイスを「配置」す
る。この技術用語「配置」は、ブリツク122の中の特定
のトランジスタや、ダイオード的に接続されたトランジ
スタ、または抵抗デバイスを持つ物理的回路記述の各素
子の結合を意味する。チツプ上のこれらのデバイスの位
置は、「チツプ用回路記述」のデータ、即ち「チツプ・
イメージ」のデータとして、ブロツク803で特定され
る。デジタル集積回路用の公知の配置プログラムは、個
々のデバイスがブリツク構造を持つているから、本発明
のアナログ用チツプにも同様に適用することが出来る。
標識配置プログラムは、サイエンス誌（Science）の220
巻、4598号（1983年の13号）の671乃至680頁のカークパ
トリク（Kirkpatric）等の「シミユレートされた焼鈍し
による最適化」（Optimization by Simulated Annealin
g）と題する刊行物、及び米国特許第4495559号に記載さ
れている。ブロツク803の後で、検査などのための手作
業による介入をすることも出来る。

ブロツク804は、物理的回路記述中の正味リストに従
つてチツプ上のデバイスに「配線」を施す。「配線」と
言うこの術語は、作られるべき「即ち配置されるべき」
デバイスの実際の位置が与えられた後、正味リスト中で
特定された各相互接続のための実際の通路の発生を意味
する。これらの通路の全体の長さを減らすために、種々
の手法を用いた自動配線プログラムが知られている。適
当なプログラムとしては、1984年９付のIBMのリサーチ
・アンド・デベロプメント誌（IBM Journal of Researc
h and Development）の28巻、５号の603乃至612頁の「K
WIRE:ユーザが再編成することの出来るVLSI用の配線ツ
ール技術」（KWIRE:A Multiple−Technology,User−Rec
onfigurable Wiring Tool for VLSI）と題する文献に記
載されているものがある。

ブロツク805は、配置データ及び配線データを使つ
て、チツプの「マスク記述」を作り、チツプの種々の半
導体層及び金属層を作るための実際のマスク（及び他の
手段）の形を特定する。１実施例におけるこの記述の様
式は、公知の「GL1」（Graphic Langauge One）のデー
タ・フオーマツトである。

ブロツク806は、最終的な形状データを元の論理記述
に対してチエツクする。これは、エラーが無いことを保
証するとともに、適用した技術の基本ルールに違反して
いないことを保証する。例えば、ブロツク806におい
て、使用されている半導体技術において許容されている
最小間隔よりも狭い距離で配線された導体は、皆無であ
るということの保証をチエツクすることが出来る。

最後に、ブロツク811は、実際のマスクを製造するた
めにマスク記述を使い、そして作成されたマスクからチ
ツプが作られる。（ある技術は、全ての製造行程でマス
クを使うことはないが、それにも拘わらず、チツプ上の
ある構造を作るために、GL1データ様式によつて制御さ
れる電子ビームを使う。） 上述の方法は、I/O接続点の配線を、あたかも他のす
べての配線と同様に取り扱うので、ブロツク804は、例
えば、配線をI/Oドライバー回路セルだけに制限される
ことなく、第１図の接続点に直接に配線しうることは注
意を払う必要がある。第１図の接続点135のようなチツ
プ・バイアス用接続点は、単に接続点を特定することに
より、他の全ての回路接続とまつたく同じように、それ
らをブロツク804で配線することが出来る。配線プログ
ラムは、固定され且つ事前に準備された接続点について
配線する必要がないから、上述のことは、大きな柔軟性
を与えることになる。然しながら、電源バス構造130
は、ブロツク803において、特別の固定接続位置を特定
することにより、事前に限定される。これは、デジタル
式論理回路の配線プログラムにおいて共通に行われてい
るように、APWプログラムに対して、不使用の領域また
は隔離された領域として、単に電源バスを特定すること
が望ましいからである。他の全ての配線と全く同じ方法
で、電源接続が直接行われることを必要とする回路の場
合、本発明の方法は、回路のデバイスに電源バスを接続
するために、ブロツク803及び804において、APWプログ
ラムの使用を許容する。

第９図は、論理的回路記述を第８図のブロツク802の
物理的回路記述に変換する細部を示している。この変換
は、細部のレベルを増加させるために、幾つかの段階で
生じるのが好ましい。ブロツク901において、例えば、
論理レベルにおける複合デバイス電流源素子を、特定の
種類のトランジスタ及び抵抗を含む特定の構成の回路
に、先ず拡張することが出来る。次に、ブロツク902
は、中間の回路記述で特定されたある抵抗値を作るため
に、特定の物理的抵抗デバイスを相互接続することによ
つて、この中間レベルの回路記述で特定された抵抗値に
拡張する。この処理方法の詳細は、既に説明した通りで
ある。ブロツク903は、使用されている特定のAPWプログ
ラムの要件を満足させるためのデータ変換ステツプであ
る。

ブロツク904は、ブロツク903によつて作られた物理的
回路記述のデータに、事前に画定された電源バス構造を
表わすデータを付加する。このデータは、第１図及び第
８図に関連して説明したようなバスの接続点の位置や、
チツプのバイアス点の位置などを含んでいる。

F.発明の効果 本発明のアナログ回路用半導体チップを使用すること
により、デジタル回路に使われている現行の自動配置技
術および自動配線技術が利用でき、各素子間の接続のた
めの配線が直線的に行え無駄な配線を極力抑えて、アナ
ログ回路の有するチップ全体の配線の複雑性を減少させ
ることができる。

【図面の簡単な説明】

第１図は本発明に従つた半導体チツプを一部切截した断
面図、第２図は第１図の回路ブリツクの細部を示す図、
第３図は第２図のブリツクに使われる抵抗デバイスの１
つの形式を説明する図、第４図は第２図のブリツクに使
われる抵抗デバイスの他の形式を説明する図、第５図は
第３図の抵抗デバイスを形成する本発明の方法を説明す
る流れ図、第6A図、第6B図及び第6C図は第３図の抵抗デ
バイスの幾つかの構成に対する抵抗値の公差を逸脱する
エラーを説明するグラフ、第７図は第４図の抵抗デバイ
スを形成する方法を説明する流れ図、第８図は本発明に
従つたチツプに回路を配置する方法を説明する流れ図、
第９図は論理回路記述を第８図の物理的回路記述に変換
するための細部を示す流れ図である。 100……半導体チップ、121……回路ブリツクの列、122
……回路ブリツク、131……正電位源バス、133……接地
電位源バス、141、151……回路導体、210、260……抵抗
デバイス、220……PNPバイポーラ・トランジスタ・デバ
イス、230、240、250……NPNバイポーラ・トランジスタ
・デバイス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 カール・リイス・レデイン アメリカ合衆国ミネソタ州ロチエスター、 サウス・イースト・クリストフアー・コー ト1838番地 (72)発明者 ジヨーン・トーマス・トランカ アメリカ合衆国ミネソタ州ロチエスター、 ノース・ウエスト・フアースト・プレス 3708番地 (56)参考文献 特開 昭58−112343（ＪＰ，Ａ) 特開 昭61−230335（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】個性化可能なアナログ回路用半導体チップ
   であって、 上記チップ上に、第１の方向に沿って延び且つ所定の間
   隔をあけて平行に設けられた電源バス及び接地バスと、 上記電源バスと接地バスとの間に設けられた複数の回路
   ブリックよりなる回路ブリック列とを含み、 各上記回路ブリックは、上記電源バスと接地バスとの間
   の領域で、上記第１の方向に垂直な第２の方向に細長く
   延びた単一の行として形成され且つ上記回路ブリックの
   行が上記第１の方向において互いに平行になるように配
   置されており、 各上記回路ブリックは、上記第２の方向に延びる単一の
   直線に沿って配置された個性化可能な複数の未接続のト
   ランジスタ素子および複数の抵抗素子を有し、 上記抵抗素子のうちの２つは上記電源バスおよび接地バ
   スにそれぞれ隣接して配置され、上記トランジスタ素子
   は上記２つの抵抗素子の間に配置されており、 上記抵抗素子の少なくとも１つは複数の接続点を有し、 各上記回路ブリック毎に、上記電源バス及び接地バスと
   上記回路ブリックとを接続するための接続点が設けられ
   ていることを特徴とする、 アナログ回路用半導体チップ。