JP2000332122A - ヒューズ、ヒューズ・アレイ、ヒューズ構成 - Google Patents
ヒューズ、ヒューズ・アレイ、ヒューズ構成Info
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Abstract
(57)【要約】
【課題】 コンタクトとヒューズの間の抵抗を小さく
し、それによりヒューズをプログラムするために設定さ
れた外部印加電圧の大きさを最小にするように設計され
た導電コンタクトおよびスロット付きストライプを提供
すること。 【解決手段】 多層構造内に埋め込まれた電気ヒューズ
２０２が、構造の最上層２３０からヒューズに遠隔に電
圧を印加することによってプログラムされる。ヒューズ
と一体のヒューズ・パッド２００が、導電パッド２０
５、２１５、２２５と積み重ねられ、ヒューズと最上層
の間に電気経路を提供する。導電パッドの寸法は、ヒュ
ーズ・パッドと同等である。この構成により、多層構造
内に埋め込まれた電気ヒューズをプログラムするのに必
要な電圧が大幅に低下する。
し、それによりヒューズをプログラムするために設定さ
れた外部印加電圧の大きさを最小にするように設計され
た導電コンタクトおよびスロット付きストライプを提供
すること。 【解決手段】 多層構造内に埋め込まれた電気ヒューズ
２０２が、構造の最上層２３０からヒューズに遠隔に電
圧を印加することによってプログラムされる。ヒューズ
と一体のヒューズ・パッド２００が、導電パッド２０
５、２１５、２２５と積み重ねられ、ヒューズと最上層
の間に電気経路を提供する。導電パッドの寸法は、ヒュ
ーズ・パッドと同等である。この構成により、多層構造
内に埋め込まれた電気ヒューズをプログラムするのに必
要な電圧が大幅に低下する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的溶断ヒュー
ズのアレイに関し、より詳細には、コンタクトとヒュー
ズの間の抵抗を小さくし、それによりヒューズをプログ
ラムするために設定された外部印加電圧の大きさを最小
にするように設計された導電コンタクトおよびスロット
付きストライプに関する。
ズのアレイに関し、より詳細には、コンタクトとヒュー
ズの間の抵抗を小さくし、それによりヒューズをプログ
ラムするために設定された外部印加電圧の大きさを最小
にするように設計された導電コンタクトおよびスロット
付きストライプに関する。
【０００２】
【従来の技術】ヒューズとアンチ・ヒューズは、半導体
産業、特に集積回路（ＩＣ）チップおよび多層第２レベ
ル・パッケージに広く使用されてきた。これらの素子
は、ＩＣチップや複数レベル・モジュールなどの個別化
などのために、たとえばＤＲＡＭ内の冗長ユニットを活
動化するなど様々な目的に使用されてきた。ヒューズ
は、電気的に溶断するか、レーザ光線でプログラムする
ことができる。どちらの技法も、当技術分野において使
用され同様に成功を収めている。
産業、特に集積回路（ＩＣ）チップおよび多層第２レベ
ル・パッケージに広く使用されてきた。これらの素子
は、ＩＣチップや複数レベル・モジュールなどの個別化
などのために、たとえばＤＲＡＭ内の冗長ユニットを活
動化するなど様々な目的に使用されてきた。ヒューズ
は、電気的に溶断するか、レーザ光線でプログラムする
ことができる。どちらの技法も、当技術分野において使
用され同様に成功を収めている。
【０００３】電気的に溶断されるヒューズとアンチ・ヒ
ューズ（以下、アンチ・ヒューズは、ヒューズと単一の
カテゴリに統合される）のプログラミングは、しばしば
高い電圧を必要とする。この要件は、高い値を有する外
部印加電圧が、ヒューズ・アレイの周りの素子を容易に
破損させることがあるため明確な欠点である。ＩＣを構
成するすべての素子が、ＤＲＡＭの場合のように高密度
で充填されるときは特にそうである。したがって、半導
体産業では、ヒューズをプログラムする電圧の大きさを
低くする傾向があり、必要な外部印加電圧を最小にして
周りの素子に損傷を与えることなくヒューズを溶断する
ために、ヒューズの再設計が必要とされている。
ューズ（以下、アンチ・ヒューズは、ヒューズと単一の
カテゴリに統合される）のプログラミングは、しばしば
高い電圧を必要とする。この要件は、高い値を有する外
部印加電圧が、ヒューズ・アレイの周りの素子を容易に
破損させることがあるため明確な欠点である。ＩＣを構
成するすべての素子が、ＤＲＡＭの場合のように高密度
で充填されるときは特にそうである。したがって、半導
体産業では、ヒューズをプログラムする電圧の大きさを
低くする傾向があり、必要な外部印加電圧を最小にして
周りの素子に損傷を与えることなくヒューズを溶断する
ために、ヒューズの再設計が必要とされている。
【０００４】もう１つの態様では、特に各ヒューズがプ
ログラミングのためのラッチを必要とするため、線形構
成に配列されたヒューズは、大きいチップ面積を占め
る。アレイ構成では、ラッチの数を大幅に少なくするこ
とができる。しかしながら、ヒューズのレイアウトが密
だと、チップ内部に深く埋め込まれたヒューズを一連の
きわめて小さいビアで多層構造の最上層に接続するた
め、配線抵抗が大きくなる。
ログラミングのためのラッチを必要とするため、線形構
成に配列されたヒューズは、大きいチップ面積を占め
る。アレイ構成では、ラッチの数を大幅に少なくするこ
とができる。しかしながら、ヒューズのレイアウトが密
だと、チップ内部に深く埋め込まれたヒューズを一連の
きわめて小さいビアで多層構造の最上層に接続するた
め、配線抵抗が大きくなる。
【０００５】ヒューズを電気的に活動化するための必要
な電圧は、いくつかの要因の中でもとりわけ、ヒューズ
を相互接続配線に接続するヒューズ電気経路の総抵抗に
依存する。この抵抗は、実際のヒューズの抵抗と、ヒュ
ーズを電源に接続する配線およびコンタクトの抵抗から
なる。ヒューズの幾何形状を定義した後で、ヒューズの
配線の抵抗を評価することが重要である。
な電圧は、いくつかの要因の中でもとりわけ、ヒューズ
を相互接続配線に接続するヒューズ電気経路の総抵抗に
依存する。この抵抗は、実際のヒューズの抵抗と、ヒュ
ーズを電源に接続する配線およびコンタクトの抵抗から
なる。ヒューズの幾何形状を定義した後で、ヒューズの
配線の抵抗を評価することが重要である。
【０００６】図１を参照すると、２つのビアと接触する
従来のヒューズを表す電気的モデルの概略図が示してあ
る。各ビアは、それぞれ、構造を形成する様々な層を横
断する直列に接続された個別のビアの組合せからなる。
従来のヒューズを表す電気的モデルの概略図が示してあ
る。各ビアは、それぞれ、構造を形成する様々な層を横
断する直列に接続された個別のビアの組合せからなる。
【０００７】図１に示した電気的モデルは、図２に示し
た物理的レイアウトと一緒に見るとより良く理解されよ
う。図２は、各端部でヒューズ・パッド１００に接続さ
れたヒューズ・リンク１０２によって形成される典型的
な電気ヒューズ要素を示す。ヒューズは、最上レベルよ
りも数層下に埋め込まれており、したがって、ヒューズ
に印加される電圧は、いくつかのレベルの配線をまたが
なければならない。この場合、１１０、１２０、１３０
は、３つの配線レベルを表し、ビア（またはスタッド）
１０５、１１５、１２５が、配線レベルを互いに接続す
る。たとえば、０．２５μｍ技術で作成された素子の場
合、スタッドは、一般に、約０．２５μｍである。ラン
ディング・パッドは、技術的に可能な最小フィーチャと
適合するようにできるだけ小さく、たとえば各辺で０．
５μｍに作成することが好ましい。一般にＡｌとＷを使
用するＤＲＡＭでは、スタッドの列は、約１０Ωの抵抗
を有する。リターン・パスの第２のコンタクトによって
別の１０Ωがもたらされ、総配線抵抗は約２０Ωとな
る。
た物理的レイアウトと一緒に見るとより良く理解されよ
う。図２は、各端部でヒューズ・パッド１００に接続さ
れたヒューズ・リンク１０２によって形成される典型的
な電気ヒューズ要素を示す。ヒューズは、最上レベルよ
りも数層下に埋め込まれており、したがって、ヒューズ
に印加される電圧は、いくつかのレベルの配線をまたが
なければならない。この場合、１１０、１２０、１３０
は、３つの配線レベルを表し、ビア（またはスタッド）
１０５、１１５、１２５が、配線レベルを互いに接続す
る。たとえば、０．２５μｍ技術で作成された素子の場
合、スタッドは、一般に、約０．２５μｍである。ラン
ディング・パッドは、技術的に可能な最小フィーチャと
適合するようにできるだけ小さく、たとえば各辺で０．
５μｍに作成することが好ましい。一般にＡｌとＷを使
用するＤＲＡＭでは、スタッドの列は、約１０Ωの抵抗
を有する。リターン・パスの第２のコンタクトによって
別の１０Ωがもたらされ、総配線抵抗は約２０Ωとな
る。
【０００８】ビア１３０、１２５、１２０、１１５、１
１０からなる電気経路は、互いに直列に接続される。最
も下のビア１１０は、図ではヒューズ・リンク１０２に
接続されているヒューズ・パッド１００と接触する。ヒ
ューズ・リンク１０２の第２の端部は、互いに直列に接
続された一連のビア、すなわち１１５、１２０、１２
５、１３０に接触する第２のヒューズ・パッド１００で
終端する。ビア１３０、１２５、１２０、１１５、１１
０の第１と第２の直列の組合せはそれぞれ、図１で、抵
抗Ｒ１およびＲ２で表されている。ヒューズ・パッド１
００とヒューズ・リンク１０２からなるヒューズの抵抗
は、図１では、抵抗Ｒｆで表されている。Ｖは、ヒュー
ズをプログラムするために印加される外部電圧を示す。
上述の典型的な値を使用すると、Ｒ１＝Ｒ２＝１０Ω、
Ｒｆ＝２０Ωである。したがって、Ｖ１＋Ｖ２＝Ｖｆで
あり、ここで、Ｖ１は、Ｒ１の両端間の電圧降下、Ｖｆ
は、ヒューズの両端間の電圧降下、Ｖ２は、第２組のビ
アの両端間の電圧降下である。したがって、ヒューズを
プログラムするために必要な外部印加電圧は、２Ｖｆで
なければならない。
１０からなる電気経路は、互いに直列に接続される。最
も下のビア１１０は、図ではヒューズ・リンク１０２に
接続されているヒューズ・パッド１００と接触する。ヒ
ューズ・リンク１０２の第２の端部は、互いに直列に接
続された一連のビア、すなわち１１５、１２０、１２
５、１３０に接触する第２のヒューズ・パッド１００で
終端する。ビア１３０、１２５、１２０、１１５、１１
０の第１と第２の直列の組合せはそれぞれ、図１で、抵
抗Ｒ１およびＲ２で表されている。ヒューズ・パッド１
００とヒューズ・リンク１０２からなるヒューズの抵抗
は、図１では、抵抗Ｒｆで表されている。Ｖは、ヒュー
ズをプログラムするために印加される外部電圧を示す。
上述の典型的な値を使用すると、Ｒ１＝Ｒ２＝１０Ω、
Ｒｆ＝２０Ωである。したがって、Ｖ１＋Ｖ２＝Ｖｆで
あり、ここで、Ｖ１は、Ｒ１の両端間の電圧降下、Ｖｆ
は、ヒューズの両端間の電圧降下、Ｖ２は、第２組のビ
アの両端間の電圧降下である。したがって、ヒューズを
プログラムするために必要な外部印加電圧は、２Ｖｆで
なければならない。
【０００９】典型的なヒューズ構造では、ビアの形成に
使用される最小寸法すなわち０．２５μｍによって、抵
抗が約１０Ωに増大し、その結果、ＩＣ内部に埋め込ま
れたヒューズを電気的に溶断するために、離れた位置す
なわちＩＣの最上レベルからヒューズ・リンクの両端間
に、たとえば５〜１５ボルトの高い電圧を外部から加え
なければならない。この問題は、相互接続配線層の数が
増えると複雑になり、これに対応して、１層あたり２つ
のビアまたはスタッドが追加され、１層あたり１〜２Ω
増える。さらに、後で説明するように、印加電圧の半分
しかヒューズの溶断に利用できない。ヒューズの近くの
素子は、より高い電圧を受けることになる。これは、高
い電圧によって生じる誘電破壊により信頼性の問題を引
き起こす恐れがあり、素子の劣化をもたらすことがあ
る。
使用される最小寸法すなわち０．２５μｍによって、抵
抗が約１０Ωに増大し、その結果、ＩＣ内部に埋め込ま
れたヒューズを電気的に溶断するために、離れた位置す
なわちＩＣの最上レベルからヒューズ・リンクの両端間
に、たとえば５〜１５ボルトの高い電圧を外部から加え
なければならない。この問題は、相互接続配線層の数が
増えると複雑になり、これに対応して、１層あたり２つ
のビアまたはスタッドが追加され、１層あたり１〜２Ω
増える。さらに、後で説明するように、印加電圧の半分
しかヒューズの溶断に利用できない。ヒューズの近くの
素子は、より高い電圧を受けることになる。これは、高
い電圧によって生じる誘電破壊により信頼性の問題を引
き起こす恐れがあり、素子の劣化をもたらすことがあ
る。
【００１０】したがって、ＩＣ内部の任意の場所にある
すべてのヒューズ位置に対処するために、「最悪の場合
の」普遍的電圧を選択することを必要とする、信頼性の
問題をどのように防ぐかという問題が残る。さらに、す
べてのヒューズをプログラムするために均一な外部電圧
を同時に印加し、その電圧を構造内のすべてのヒューズ
に普遍的に印加できることが必要である。
すべてのヒューズ位置に対処するために、「最悪の場合
の」普遍的電圧を選択することを必要とする、信頼性の
問題をどのように防ぐかという問題が残る。さらに、す
べてのヒューズをプログラムするために均一な外部電圧
を同時に印加し、その電圧を構造内のすべてのヒューズ
に普遍的に印加できることが必要である。
【００１１】
【発明が解決しようとする課題】したがって、本発明の
一目的は、各ヒューズ・パッドの上部に複数の導電パッ
ドを積み重ねて、多層構造内部に深く埋め込まれたヒュ
ーズを形成し、前記各ヒューズ・パッドを構造の最上層
の所定の点と結合することである。
一目的は、各ヒューズ・パッドの上部に複数の導電パッ
ドを積み重ねて、多層構造内部に深く埋め込まれたヒュ
ーズを形成し、前記各ヒューズ・パッドを構造の最上層
の所定の点と結合することである。
【００１２】本発明のもう１つの目的は、各ヒューズの
２つのパッドの一方を導電ストライプによって短絡する
ことであり、ヒューズは、アレイ構成で配置され、他方
のパッドは、ヒューズを個別にプログラムするために利
用可能なままであり、さらに導電ストライプを互いに積
み重ねて、アレイを構成するヒューズを多層構造内部の
深い位置から最上層上の選択された点に結合する。
２つのパッドの一方を導電ストライプによって短絡する
ことであり、ヒューズは、アレイ構成で配置され、他方
のパッドは、ヒューズを個別にプログラムするために利
用可能なままであり、さらに導電ストライプを互いに積
み重ねて、アレイを構成するヒューズを多層構造内部の
深い位置から最上層上の選択された点に結合する。
【００１３】本発明のもう１つの目的は、導電パッドを
ヒューズ・パッドの寸法に近い寸法にすることによっ
て、選択されたヒューズを電気的に溶断するのに必要な
外部印加電圧の大きさを最小にすることである。
ヒューズ・パッドの寸法に近い寸法にすることによっ
て、選択されたヒューズを電気的に溶断するのに必要な
外部印加電圧の大きさを最小にすることである。
【００１４】本発明のもう１つの目的は、ヒューズ・ア
レイが占める面積を小さくすることによって、冗長回路
を実施するためのチップ面積上の不利益を大幅に低減さ
せることである。
レイが占める面積を小さくすることによって、冗長回路
を実施するためのチップ面積上の不利益を大幅に低減さ
せることである。
【００１５】他の目的は、導電ストライプによって、短
絡させるすべてのヒューズ・リンクを結合する「壁」を
形成することであり、この壁は、チップまたはパッケー
ジの最上層まで垂直に上方に延びる。
絡させるすべてのヒューズ・リンクを結合する「壁」を
形成することであり、この壁は、チップまたはパッケー
ジの最上層まで垂直に上方に延びる。
【００１６】
【課題を解決するための手段】本発明の第１の態様にお
いては、多層構造のプログラマブル・ヒューズのアレイ
が提供され、プログラマブル・ヒューズがそれぞれ、各
端部のヒューズ・パッドで終端するヒューズ・リンクを
有し、導電ストライプがそれぞれ、各プログラマブル・
ヒューズのヒューズ・パッドの１つを短絡することを特
徴とする。導電ストライプは、前記各層を貫通して延
び、短絡したヒューズ・パッドを多層構造の上部層に結
合する連続した均一な導電経路を提供する。
いては、多層構造のプログラマブル・ヒューズのアレイ
が提供され、プログラマブル・ヒューズがそれぞれ、各
端部のヒューズ・パッドで終端するヒューズ・リンクを
有し、導電ストライプがそれぞれ、各プログラマブル・
ヒューズのヒューズ・パッドの１つを短絡することを特
徴とする。導電ストライプは、前記各層を貫通して延
び、短絡したヒューズ・パッドを多層構造の上部層に結
合する連続した均一な導電経路を提供する。
【００１７】本発明の第２の態様では、多層構造内部に
埋め込まれ、各端部のヒューズ・パッドで終端するヒュ
ーズ・リンクを有するヒューズが提供され、ヒューズ・
パッドと同等な寸法を有する導電パッドが、ヒューズ・
パッド上に積み重ねられ、ヒューズ・パッドを多層構造
の上部層に結合することを特徴とする。
埋め込まれ、各端部のヒューズ・パッドで終端するヒュ
ーズ・リンクを有するヒューズが提供され、ヒューズ・
パッドと同等な寸法を有する導電パッドが、ヒューズ・
パッド上に積み重ねられ、ヒューズ・パッドを多層構造
の上部層に結合することを特徴とする。
【００１８】本発明の第３の態様では、多層構造に埋め
込まれた同一平面上のプログラマブル・ヒューズの構成
が提供され、プログラマブル・ヒューズが、アレイで構
成され、プログラマブル・ヒューズのアレイが、直交し
て配置されたコンタクトの間に位置決めされ、プログラ
マブル・ヒューズがそれぞれ、ヒューズ・パッドで終端
するヒューズ・リンクを有し、ヒューズの各列が、各列
の一端部で導電ストライプに接続され、また、ヒューズ
の第２の端部で直交して位置決めされた導電ストライプ
に接続され、その結果、直交する導電ストライプのうち
の任意の２つの間に、ヒューズのうちの１つだけが位置
決めされることを特徴とする。
込まれた同一平面上のプログラマブル・ヒューズの構成
が提供され、プログラマブル・ヒューズが、アレイで構
成され、プログラマブル・ヒューズのアレイが、直交し
て配置されたコンタクトの間に位置決めされ、プログラ
マブル・ヒューズがそれぞれ、ヒューズ・パッドで終端
するヒューズ・リンクを有し、ヒューズの各列が、各列
の一端部で導電ストライプに接続され、また、ヒューズ
の第２の端部で直交して位置決めされた導電ストライプ
に接続され、その結果、直交する導電ストライプのうち
の任意の２つの間に、ヒューズのうちの１つだけが位置
決めされることを特徴とする。
【００１９】同一平面上のプログラマブル・ヒューズ構
造はさらに、各ヒューズが、ヒューズのそれぞれのパッ
ドを接続する１対の直交する導電ストライプの両端間に
電圧を印加することによってプログラムされることを特
徴とする。
造はさらに、各ヒューズが、ヒューズのそれぞれのパッ
ドを接続する１対の直交する導電ストライプの両端間に
電圧を印加することによってプログラムされることを特
徴とする。
【００２０】 〔発明の詳細な説明〕図３に示した本発明の第１の実施
形態において、様々な層を通ってＩＣチップまたは多層
パッケージの最上層までたどる導電パッドを示し、その
結果、図２に示した従来構造に関連する配線抵抗が実質
的に減少する。
形態において、様々な層を通ってＩＣチップまたは多層
パッケージの最上層までたどる導電パッドを示し、その
結果、図２に示した従来構造に関連する配線抵抗が実質
的に減少する。
【００２１】ヒューズ・リンク２０２は、従来のどのヒ
ューズとも全く同じように、図では２つのパッド２００
で終端する。しかしながら、ここで、パッドまで配線
は、最小の電気抵抗を示すように調整されている。標準
的なビアまたはスタッドが、配線レベルがパッドと同じ
より大きい導電パッドと置き換えられる。ここで、基本
原則は、最小の許可された寸法ではなく、任意の所定の
配線レベルにおける最大許容寸法によって要求される。
パッド２１０、２２０、２３０は、各配線レベルにおけ
るパッドを表し、２０５、２１５、２２５は、スタッド
・レベルで使用されるパッドを表す。この例では、パッ
ド２００、２０５、２１０、２１５、２２０、２２５、
２３０はすべて、公称２μｍ平方である。配線レベルと
ビア・レベルの厚さは、一般に、０．２〜０．５μｍで
ある。最も上の金属レベル（すなわち２３０）は、０．
５〜１．５μｍの厚さを有する。リソグラフィ工程中に
レベル間で積み重なる公差に対処するために、ビア・レ
ベルと配線レベルとでパッド・サイズにわずかな差があ
ることがある。この例に示した寸法の場合、ヒューズま
での各配線の抵抗は、わずか０．１Ωである。これによ
り、両方のコンタクト全体の配線抵抗は、標準と考えら
れるものの１００分の１のわずか０．２Ωになる。約２
０Ωの抵抗を有する従来のヒューズの場合、これは、ヒ
ューズの溶断に使用される外部印加電圧の大きさが大幅
に低くなることを表す。図１に示した電気モデルに変換
すると、Ｒ１≒Ｒ２≒０．１である。したがって、様々
な電気的構成要素の両端の電圧降下は、Ｖ１≒Ｖ２≒０
である。したがって、外部電圧は、Ｖｆ、すなわち図２
と関連して説明した従来技術に必要な最初の印加電圧の
半分に近づく。図３に示した例では、電圧がほぼ２分の
１に下がる。
ューズとも全く同じように、図では２つのパッド２００
で終端する。しかしながら、ここで、パッドまで配線
は、最小の電気抵抗を示すように調整されている。標準
的なビアまたはスタッドが、配線レベルがパッドと同じ
より大きい導電パッドと置き換えられる。ここで、基本
原則は、最小の許可された寸法ではなく、任意の所定の
配線レベルにおける最大許容寸法によって要求される。
パッド２１０、２２０、２３０は、各配線レベルにおけ
るパッドを表し、２０５、２１５、２２５は、スタッド
・レベルで使用されるパッドを表す。この例では、パッ
ド２００、２０５、２１０、２１５、２２０、２２５、
２３０はすべて、公称２μｍ平方である。配線レベルと
ビア・レベルの厚さは、一般に、０．２〜０．５μｍで
ある。最も上の金属レベル（すなわち２３０）は、０．
５〜１．５μｍの厚さを有する。リソグラフィ工程中に
レベル間で積み重なる公差に対処するために、ビア・レ
ベルと配線レベルとでパッド・サイズにわずかな差があ
ることがある。この例に示した寸法の場合、ヒューズま
での各配線の抵抗は、わずか０．１Ωである。これによ
り、両方のコンタクト全体の配線抵抗は、標準と考えら
れるものの１００分の１のわずか０．２Ωになる。約２
０Ωの抵抗を有する従来のヒューズの場合、これは、ヒ
ューズの溶断に使用される外部印加電圧の大きさが大幅
に低くなることを表す。図１に示した電気モデルに変換
すると、Ｒ１≒Ｒ２≒０．１である。したがって、様々
な電気的構成要素の両端の電圧降下は、Ｖ１≒Ｖ２≒０
である。したがって、外部電圧は、Ｖｆ、すなわち図２
と関連して説明した従来技術に必要な最初の印加電圧の
半分に近づく。図３に示した例では、電圧がほぼ２分の
１に下がる。
【００２２】図４に示した第２の実施形態は、すべての
ヒューズの端子（すなわち、ヒューズ・パッド）のうち
の１つが短絡された場合を示す。この場合、これらの共
通端子は、大きいバスで結合され、この場合も、スタッ
ド・レベルは、配線層にあるものと同じ配線によって置
き換えられる。ヒューズ・リンク３０２は、ヒューズ・
リンクの一方の端にある個別のパッド３０５と、他方の
端にある共通配線３００に接続される。配線３１０、３
２０、３３０は、一般に、幅２μｍであり、最上レベル
で外部パッドに接続するのに必要な最小の長さを有す
る。ビア・レベル３０７、３１７、３２７は、また公称
幅２μｍの配線によって置き換えられる。配線レベルと
ビア・レベルの厚さは、一般に、０．２〜０．５μｍの
間で変化する。金属の最後のレベル、この場合は３３０
は、厚さ０．５〜１．５μｍでもよい。図３の場合と同
じように、積み重なった公差と関連するリソグラフィ問
題に対処するために、配線レベルとビア・レベルの幅に
小さい差があることがある。パッド３０５は、図３に示
したものと類似の構造によって外部パッドと接続され
る。
ヒューズの端子（すなわち、ヒューズ・パッド）のうち
の１つが短絡された場合を示す。この場合、これらの共
通端子は、大きいバスで結合され、この場合も、スタッ
ド・レベルは、配線層にあるものと同じ配線によって置
き換えられる。ヒューズ・リンク３０２は、ヒューズ・
リンクの一方の端にある個別のパッド３０５と、他方の
端にある共通配線３００に接続される。配線３１０、３
２０、３３０は、一般に、幅２μｍであり、最上レベル
で外部パッドに接続するのに必要な最小の長さを有す
る。ビア・レベル３０７、３１７、３２７は、また公称
幅２μｍの配線によって置き換えられる。配線レベルと
ビア・レベルの厚さは、一般に、０．２〜０．５μｍの
間で変化する。金属の最後のレベル、この場合は３３０
は、厚さ０．５〜１．５μｍでもよい。図３の場合と同
じように、積み重なった公差と関連するリソグラフィ問
題に対処するために、配線レベルとビア・レベルの幅に
小さい差があることがある。パッド３０５は、図３に示
したものと類似の構造によって外部パッドと接続され
る。
【００２３】第５に、第３の実施形態を示し、ここで、
ヒューズは、アレイ構成で配列されている。本明細書に
おいて、ヒューズの端子またはパッドの両方に、図４に
示した構成と類似の「壁状」の共通端子が使用される。
アレイ配置のヒューズ要素を４５０として示す。ヒュー
ズ構成を示すために、４レベル・メタライゼーション方
式が使用される。１組の直交するコンタクト・バス５０
０、５１０、５２０が、南北に走るように示されてい
る。これらのバスはそれぞれ、２つの配線レベル４００
および４１０からなる。その間のビア・レベルは、上と
下の２本の線ときわめて類似し、配線４００および４１
０の長さ方向に走るスロット付きコンタクト４０５と置
き換えられる。もう１組のコンタクト・バス６００およ
び６１０は、バス５００、５１０、５２０と直交する方
向に東西に走るように示されている。また、これらのバ
スは、２つの配線レベル４２０および４３０からなる。
前と同じように、４２０と４３０の間のビア・レベル
は、この場合も線４２０と４３０の長さ方向に走るスロ
ット付き設計である４２３で置き換えられる。ヒューズ
は、ビア・レベルにおいてレベル４１０と４２０の間に
位置決めされ、全体的に４５０として示される。これら
のヒューズは、直交するバスの間にのみ電気接続を構成
する。本明細書では、ビア４５０を、１つのレベルすな
わち第２と第３の配線層の間にすべて位置決めされてい
るように示すが、これは、同一平面上に制限されない。
従来の技術で説明したように、ヒューズ４５０は、標準
の電気ヒューズまたはアンチ・ヒューズでよい。１組の
端子は、配線レベル４００および４１０として示され、
レベル間ビア４０５は、南北に走る。第２組の端子は、
配線レベル４２０および４３０として示され、レベル間
ビア４２５は、東西方向に走るように示されている。２
組の端子は、互いに直交して延び、２組の端子の交点
が、ヒューズ・アレイ４５０の好ましい位置を定義す
る。前述のように、配線レベルとビア・レベルは、一般
に、厚さ０．２〜０．５μｍ、幅約２μｍである。ヒュ
ーズ４５０は、標準的な電気ヒューズまたはアンチ・ヒ
ューズでよく、ヒューズ・パッドで終端するヒューズ・
リンクを有する。
ヒューズは、アレイ構成で配列されている。本明細書に
おいて、ヒューズの端子またはパッドの両方に、図４に
示した構成と類似の「壁状」の共通端子が使用される。
アレイ配置のヒューズ要素を４５０として示す。ヒュー
ズ構成を示すために、４レベル・メタライゼーション方
式が使用される。１組の直交するコンタクト・バス５０
０、５１０、５２０が、南北に走るように示されてい
る。これらのバスはそれぞれ、２つの配線レベル４００
および４１０からなる。その間のビア・レベルは、上と
下の２本の線ときわめて類似し、配線４００および４１
０の長さ方向に走るスロット付きコンタクト４０５と置
き換えられる。もう１組のコンタクト・バス６００およ
び６１０は、バス５００、５１０、５２０と直交する方
向に東西に走るように示されている。また、これらのバ
スは、２つの配線レベル４２０および４３０からなる。
前と同じように、４２０と４３０の間のビア・レベル
は、この場合も線４２０と４３０の長さ方向に走るスロ
ット付き設計である４２３で置き換えられる。ヒューズ
は、ビア・レベルにおいてレベル４１０と４２０の間に
位置決めされ、全体的に４５０として示される。これら
のヒューズは、直交するバスの間にのみ電気接続を構成
する。本明細書では、ビア４５０を、１つのレベルすな
わち第２と第３の配線層の間にすべて位置決めされてい
るように示すが、これは、同一平面上に制限されない。
従来の技術で説明したように、ヒューズ４５０は、標準
の電気ヒューズまたはアンチ・ヒューズでよい。１組の
端子は、配線レベル４００および４１０として示され、
レベル間ビア４０５は、南北に走る。第２組の端子は、
配線レベル４２０および４３０として示され、レベル間
ビア４２５は、東西方向に走るように示されている。２
組の端子は、互いに直交して延び、２組の端子の交点
が、ヒューズ・アレイ４５０の好ましい位置を定義す
る。前述のように、配線レベルとビア・レベルは、一般
に、厚さ０．２〜０．５μｍ、幅約２μｍである。ヒュ
ーズ４５０は、標準的な電気ヒューズまたはアンチ・ヒ
ューズでよく、ヒューズ・パッドで終端するヒューズ・
リンクを有する。
【００２４】次に、図５と関連して、ヒューズ溶断およ
びアドレス方式について説明する。１つの特定のヒュー
ズ４５０を番号７００で参照する。このヒューズをアド
レス指定し、プログラムするために、バス５００とバス
６００の間に電圧が印加される。ヒューズ７００は、前
述の２つのバスの交点に配置されているため、このよう
な条件下で溶断する唯一のヒューズである。第２の例に
おいて、バス５１０とバス６００の間に電圧が印加され
た場合は、ヒューズ７１０だけが活動化される。したが
って、１つの南北のバスと１つの東西のバスを選択する
ことによって、１回に１つのヒューズ、すなわち２つの
バスの交点に配置されたヒューズだけがアドレス指定さ
れる。
びアドレス方式について説明する。１つの特定のヒュー
ズ４５０を番号７００で参照する。このヒューズをアド
レス指定し、プログラムするために、バス５００とバス
６００の間に電圧が印加される。ヒューズ７００は、前
述の２つのバスの交点に配置されているため、このよう
な条件下で溶断する唯一のヒューズである。第２の例に
おいて、バス５１０とバス６００の間に電圧が印加され
た場合は、ヒューズ７１０だけが活動化される。したが
って、１つの南北のバスと１つの東西のバスを選択する
ことによって、１回に１つのヒューズ、すなわち２つの
バスの交点に配置されたヒューズだけがアドレス指定さ
れる。
【００２５】要するに、図３、図４および図５に示した
３つのすべての場合において、配線抵抗は、一般に、従
来のヒューズ構造に典型的な数十オームではなく１０分
の数オームからの範囲である。当業者は、そのような例
において、ヒューズ・リンク抵抗が一般に約１０〜２０
Ωであるときに、ヒューズを活動化するために必要な外
部電圧が、ヒューズをプログラムするのに必要な電圧の
２倍を超えることを理解されよう。したがって、本発明
のヒューズ構成により、ヒューズを溶断するために必要
な電圧の大きさが大幅に低下する。
３つのすべての場合において、配線抵抗は、一般に、従
来のヒューズ構造に典型的な数十オームではなく１０分
の数オームからの範囲である。当業者は、そのような例
において、ヒューズ・リンク抵抗が一般に約１０〜２０
Ωであるときに、ヒューズを活動化するために必要な外
部電圧が、ヒューズをプログラムするのに必要な電圧の
２倍を超えることを理解されよう。したがって、本発明
のヒューズ構成により、ヒューズを溶断するために必要
な電圧の大きさが大幅に低下する。
【００２６】より詳細には、図３と図４に関して、本発
明のヒューズ構造は、以下の点で標準的なビアやスタッ
ドと異なる。ビアは、スロット付きコンタクトで置き換
えられ、少なくとも１つの寸法は、その配線レベルに技
術的に可能な最小フィーチャ・サイズの４倍、好ましく
は８〜１０倍である。図４において、スロットは、その
上と下の線の長さ方向に延び、したがって線が続く限り
延びる。
明のヒューズ構造は、以下の点で標準的なビアやスタッ
ドと異なる。ビアは、スロット付きコンタクトで置き換
えられ、少なくとも１つの寸法は、その配線レベルに技
術的に可能な最小フィーチャ・サイズの４倍、好ましく
は８〜１０倍である。図４において、スロットは、その
上と下の線の長さ方向に延び、したがって線が続く限り
延びる。
【００２７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２８】（１）多層構造におけるプログラマブル・
ヒューズのアレイであって、前記プログラマブル・ヒュ
ーズがそれぞれ、各端部にヒューズ・パッドで終端する
ヒューズ・リンクを有し、導電ストライプがそれぞれ、
前記各プログラマブル・ヒューズの前記ヒューズ・パッ
ドの１つを短絡することを特徴とするアレイ。 （２）前記導電ストライプが、前記各層を貫通して延
び、前記短絡したヒューズ・パッドを前記多層構造の最
上層に結合する連続した均一な導電経路を提供する上記
（１）に記載のプログラマブル・ヒューズのアレイ。 （３）前記導電ストライプの抵抗が、１オーム未満であ
る上記（１）に記載のプログラマブル・ヒューズのアレ
イ。 （４）前記ヒューズのうちの選択されたものをプログラ
ムするために必要な電圧が、前記導電ストライプの寸法
に反比例して低下する上記（１）に記載のプログラマブ
ル・ヒューズのアレイ。 （５）多層構造内部に埋め込まれたヒューズであって、
各端部のヒューズ・パッドで終端するヒューズ・リンク
を有し、前記ヒューズ・パッドと同等の寸法を有する導
電パッドが、前記ヒューズ・パッド上に積み重ねられる
ことを特徴とするヒューズ。 （６）前記ヒューズ・パッドが、前記多層構造の上部層
に結合される上記（５）に記載のヒューズ。 （７）多層構造に埋め込まれた同一平面上のプログラマ
ブル・ヒューズのアレイであって、前記ヒューズがそれ
ぞれ、各端部のヒューズ・パッドで終端するヒューズ・
リンクを有し、前記ヒューズ・パッドと同等な寸法を有
する導電パッドが、前記ヒューズ・パッド上に積み重ね
られたことを特徴とするアレイ。 （８）前記各層を貫通して延びる前記導電パッドが、前
記ヒューズ・パッドへの電気経路を提供し、前記ヒュー
ズ・パッドを前記多層構造の上部層に結合する上記
（７）に記載のアレイ。 （９）多層構造に埋め込まれた同一平面上のプログラマ
ブル・ヒューズ構成であって、前記プログラマブル・ヒ
ューズが、アレイとして構成され、プログラマブル・ヒ
ューズの前記アレイが、直交して配置されたコンタクト
間に位置決めされ、前記プログラマブル・ヒューズがそ
れぞれ、ヒューズ・パッドで終端するヒューズ・リンク
を有し、前記ヒューズの各列が、前記各列の第１の端部
で第１導電ストライプに接続され、また前記ヒューズの
第２の端部で前記第１の導電ストライプに直交して位置
決めされた第２の導電ストライプに接続され、その結
果、前記直交する導電ストライプのうちの任意の２つの
間に、前記ヒューズのうちの１つだけが位置決めされる
ことを特徴とする構成。 （１０）前記ヒューズがそれぞれ、前記ヒューズのそれ
ぞれのパッドを接続する１対の前記直交する導電ストラ
イプの両端間に電圧を印加することによってプログラム
される上記（９）に記載の構成。 （１１）ヒューズの前記アレイの下にある前記導電スト
ライプがそれぞれ、前記多層構造の前記ヒューズの下に
ある前記各層を貫通して連続的に延び、前記ヒューズ・
パッドを前記多層構造の最下層に結合する連続した均一
な導電経路を提供する上記（９）に記載の構成。 （１２）前記ヒューズのアレイの上にある前記導電スト
ライプがそれぞれ、前記多層構造の前記ヒューズの上に
ある前記各層を貫通して連続的に延び、前記ヒューズ・
パッドを前記多層構造の最上層に結合する連続した均一
な導電経路を提供する上記（９）に記載の構造。
ヒューズのアレイであって、前記プログラマブル・ヒュ
ーズがそれぞれ、各端部にヒューズ・パッドで終端する
ヒューズ・リンクを有し、導電ストライプがそれぞれ、
前記各プログラマブル・ヒューズの前記ヒューズ・パッ
ドの１つを短絡することを特徴とするアレイ。 （２）前記導電ストライプが、前記各層を貫通して延
び、前記短絡したヒューズ・パッドを前記多層構造の最
上層に結合する連続した均一な導電経路を提供する上記
（１）に記載のプログラマブル・ヒューズのアレイ。 （３）前記導電ストライプの抵抗が、１オーム未満であ
る上記（１）に記載のプログラマブル・ヒューズのアレ
イ。 （４）前記ヒューズのうちの選択されたものをプログラ
ムするために必要な電圧が、前記導電ストライプの寸法
に反比例して低下する上記（１）に記載のプログラマブ
ル・ヒューズのアレイ。 （５）多層構造内部に埋め込まれたヒューズであって、
各端部のヒューズ・パッドで終端するヒューズ・リンク
を有し、前記ヒューズ・パッドと同等の寸法を有する導
電パッドが、前記ヒューズ・パッド上に積み重ねられる
ことを特徴とするヒューズ。 （６）前記ヒューズ・パッドが、前記多層構造の上部層
に結合される上記（５）に記載のヒューズ。 （７）多層構造に埋め込まれた同一平面上のプログラマ
ブル・ヒューズのアレイであって、前記ヒューズがそれ
ぞれ、各端部のヒューズ・パッドで終端するヒューズ・
リンクを有し、前記ヒューズ・パッドと同等な寸法を有
する導電パッドが、前記ヒューズ・パッド上に積み重ね
られたことを特徴とするアレイ。 （８）前記各層を貫通して延びる前記導電パッドが、前
記ヒューズ・パッドへの電気経路を提供し、前記ヒュー
ズ・パッドを前記多層構造の上部層に結合する上記
（７）に記載のアレイ。 （９）多層構造に埋め込まれた同一平面上のプログラマ
ブル・ヒューズ構成であって、前記プログラマブル・ヒ
ューズが、アレイとして構成され、プログラマブル・ヒ
ューズの前記アレイが、直交して配置されたコンタクト
間に位置決めされ、前記プログラマブル・ヒューズがそ
れぞれ、ヒューズ・パッドで終端するヒューズ・リンク
を有し、前記ヒューズの各列が、前記各列の第１の端部
で第１導電ストライプに接続され、また前記ヒューズの
第２の端部で前記第１の導電ストライプに直交して位置
決めされた第２の導電ストライプに接続され、その結
果、前記直交する導電ストライプのうちの任意の２つの
間に、前記ヒューズのうちの１つだけが位置決めされる
ことを特徴とする構成。 （１０）前記ヒューズがそれぞれ、前記ヒューズのそれ
ぞれのパッドを接続する１対の前記直交する導電ストラ
イプの両端間に電圧を印加することによってプログラム
される上記（９）に記載の構成。 （１１）ヒューズの前記アレイの下にある前記導電スト
ライプがそれぞれ、前記多層構造の前記ヒューズの下に
ある前記各層を貫通して連続的に延び、前記ヒューズ・
パッドを前記多層構造の最下層に結合する連続した均一
な導電経路を提供する上記（９）に記載の構成。 （１２）前記ヒューズのアレイの上にある前記導電スト
ライプがそれぞれ、前記多層構造の前記ヒューズの上に
ある前記各層を貫通して連続的に延び、前記ヒューズ・
パッドを前記多層構造の最上層に結合する連続した均一
な導電経路を提供する上記（９）に記載の構造。
【図１】複数の直列に接続されたビアを有する従来のヒ
ューズに適用可能な電気モデルの概略図である。
ューズに適用可能な電気モデルの概略図である。
【図２】様々な配線レベルを貫通してビアまたはスタッ
ドによってＩＣチップまたは多層パッケージの最上層に
接続された従来の電気ヒューズを示す図である。
ドによってＩＣチップまたは多層パッケージの最上層に
接続された従来の電気ヒューズを示す図である。
【図３】本発明の第１の実施形態により、様々な層を通
ってＩＣチップまたは多層パッケージの最上層までをた
どる導電パッドを示す図である。
ってＩＣチップまたは多層パッケージの最上層までをた
どる導電パッドを示す図である。
【図４】本発明のもう１つの実施形態による、ＩＣまた
は多層パッケージの最上層まで延びる共通バスを形成す
るために互いに短絡された各ヒューズの１つのパッドを
示す図である。
は多層パッケージの最上層まで延びる共通バスを形成す
るために互いに短絡された各ヒューズの１つのパッドを
示す図である。
【図５】１つのパッドが短絡されて、本発明の第３の実
施形態による、チップまたは多層パッケージの最上層ま
で延びる垂直壁を形成するバスを形成するアレイ構成で
配列されたヒューズを示す図である。
施形態による、チップまたは多層パッケージの最上層ま
で延びる垂直壁を形成するバスを形成するアレイ構成で
配列されたヒューズを示す図である。
２００ パッド ２０５ パッド ２１０ パッド ２１５ パッド ２２０ パッド ２２５ パッド ２３０ パッド ２０２ ヒューズ・リンク ２３０ 金属レベル ３００ 共通配線 ３０２ ヒューズ・リンク ３０５ パッド ３０７ ビア・レベル ３１７ ビア・レベル ３２７ ビア・レベル ３１０ 配線 ３２０ 配線 ４００ 配線レベル ４１０ 配線レベル ４０５ レベル間ビア ４２０ 配線レベル ４２５ レベル間ビア ４５０ ヒューズ ５００ コンタクト・バス ５１０ コンタクト・バス ６００ コンタクト・バス ７００ ヒューズ ７１０ ヒューズ
フロントページの続き (71)出願人 399035836 インフィニオン テクノロジーズ ノース アメリカ コーポレイション Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉ ｅｓ Ｎｏｒｔｈ Ａｍｅｒｉｃａ Ｃｏ ｒｐ アメリカ合衆国 カリフォルニア サン ホセ ノース ファースト ストリート 1730 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (72)発明者 チャンドラヒカル・ナラーヤン アメリカ合衆国476563 ニューヨーク州ホ ープウェル・ジャンクション ケンジント ン・ドライブ 62 (72)発明者 ガブリエル・ダニエル アメリカ合衆国999999 ニューヨーク州ジ ャマイカ・エステーツ エイティース・ロ ード 185−39
Claims (12)
- 【請求項１】多層構造におけるプログラマブル・ヒュー
ズのアレイであって、前記プログラマブル・ヒューズが
それぞれ、各端部にヒューズ・パッドで終端するヒュー
ズ・リンクを有し、導電ストライプがそれぞれ、前記各
プログラマブル・ヒューズの前記ヒューズ・パッドの１
つを短絡することを特徴とするアレイ。 - 【請求項２】前記導電ストライプが、前記各層を貫通し
て延び、前記短絡したヒューズ・パッドを前記多層構造
の最上層に結合する連続した均一な導電経路を提供する
請求項１に記載のプログラマブル・ヒューズのアレイ。 - 【請求項３】前記導電ストライプの抵抗が、１オーム未
満である請求項１に記載のプログラマブル・ヒューズの
アレイ。 - 【請求項４】前記ヒューズのうちの選択されたものをプ
ログラムするために必要な電圧が、前記導電ストライプ
の寸法に反比例して低下する請求項１に記載のプログラ
マブル・ヒューズのアレイ。 - 【請求項５】多層構造内部に埋め込まれたヒューズであ
って、各端部のヒューズ・パッドで終端するヒューズ・
リンクを有し、前記ヒューズ・パッドと同等の寸法を有
する導電パッドが、前記ヒューズ・パッド上に積み重ね
られることを特徴とするヒューズ。 - 【請求項６】前記ヒューズ・パッドが、前記多層構造の
上部層に結合される請求項５に記載のヒューズ。 - 【請求項７】多層構造に埋め込まれた同一平面上のプロ
グラマブル・ヒューズのアレイであって、前記ヒューズ
がそれぞれ、各端部のヒューズ・パッドで終端するヒュ
ーズ・リンクを有し、前記ヒューズ・パッドと同等な寸
法を有する導電パッドが、前記ヒューズ・パッド上に積
み重ねられたことを特徴とするアレイ。 - 【請求項８】前記各層を貫通して延びる前記導電パッド
が、前記ヒューズ・パッドへの電気経路を提供し、前記
ヒューズ・パッドを前記多層構造の上部層に結合する請
求項７に記載のアレイ。 - 【請求項９】多層構造に埋め込まれた同一平面上のプロ
グラマブル・ヒューズ構成であって、前記プログラマブ
ル・ヒューズが、アレイとして構成され、プログラマブ
ル・ヒューズの前記アレイが、直交して配置されたコン
タクト間に位置決めされ、前記プログラマブル・ヒュー
ズがそれぞれ、ヒューズ・パッドで終端するヒューズ・
リンクを有し、前記ヒューズの各列が、前記各列の第１
の端部で第１導電ストライプに接続され、また前記ヒュ
ーズの第２の端部で前記第１の導電ストライプに直交し
て位置決めされた第２の導電ストライプに接続され、そ
の結果、前記直交する導電ストライプのうちの任意の２
つの間に、前記ヒューズのうちの１つだけが位置決めさ
れることを特徴とする構成。 - 【請求項１０】前記ヒューズがそれぞれ、前記ヒューズ
のそれぞれのパッドを接続する１対の前記直交する導電
ストライプの両端間に電圧を印加することによってプロ
グラムされる請求項９に記載の構成。 - 【請求項１１】ヒューズの前記アレイの下にある前記導
電ストライプがそれぞれ、前記多層構造の前記ヒューズ
の下にある前記各層を貫通して連続的に延び、前記ヒュ
ーズ・パッドを前記多層構造の最下層に結合する連続し
た均一な導電経路を提供する請求項９に記載の構成。 - 【請求項１２】前記ヒューズのアレイの上にある前記導
電ストライプがそれぞれ、前記多層構造の前記ヒューズ
の上にある前記各層を貫通して連続的に延び、前記ヒュ
ーズ・パッドを前記多層構造の最上層に結合する連続し
た均一な導電経路を提供する請求項９に記載の構造。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US29149699A | 1999-04-14 | 1999-04-14 | |
| US09/291496 | 1999-04-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3427929B2 JP3427929B2 (ja) | 2003-07-22 |
Family
ID=23120532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000109755A Expired - Fee Related JP3427929B2 (ja) | 1999-04-14 | 2000-04-11 | ヒューズ、ヒューズ・アレイ、ヒューズ構成 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP1045441A3 (ja) |
| JP (1) | JP3427929B2 (ja) |
| KR (1) | KR100413148B1 (ja) |
| CN (1) | CN1167128C (ja) |
| TW (1) | TW445624B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10112543A1 (de) * | 2001-03-15 | 2002-10-02 | Infineon Technologies Ag | Integrierte Schaltung mit elektrischen Verbindungselementen |
| JP4959267B2 (ja) | 2006-03-07 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置および電気ヒューズの抵抗値の増加方法 |
| US7645645B2 (en) * | 2006-03-09 | 2010-01-12 | International Business Machines Corporation | Electrically programmable fuse structures with terminal portions residing at different heights, and methods of fabrication thereof |
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