JP3182943B2 - ハイブリッドic - Google Patents
ハイブリッドicInfo
- Publication number
- JP3182943B2 JP3182943B2 JP32857592A JP32857592A JP3182943B2 JP 3182943 B2 JP3182943 B2 JP 3182943B2 JP 32857592 A JP32857592 A JP 32857592A JP 32857592 A JP32857592 A JP 32857592A JP 3182943 B2 JP3182943 B2 JP 3182943B2
- Authority
- JP
- Japan
- Prior art keywords
- common line
- line
- hybrid
- block piece
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/48195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
- H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【0001】
【産業上の利用分野】本発明は、基板上に搭載された半
導体素子と、基板上に設けられた配線パターンとをボン
ディングワイヤーにて電気的に接続して成るハイブリッ
ドICに関するものである。
導体素子と、基板上に設けられた配線パターンとをボン
ディングワイヤーにて電気的に接続して成るハイブリッ
ドICに関するものである。
【0002】
【従来の技術】ベアチップから成る半導体素子には、複
数の電気回路が形成されており、この半導体素子をプリ
ント配線板等の基板上に搭載し、ボンディングワイヤー
にて配線パターンと接続することにより、所定の機能を
有するハイブリッドICが構成される。
数の電気回路が形成されており、この半導体素子をプリ
ント配線板等の基板上に搭載し、ボンディングワイヤー
にて配線パターンと接続することにより、所定の機能を
有するハイブリッドICが構成される。
【0003】このハイブリッドICを図4の概略斜視図
を用いて説明する。すなわち、このハイブリッドIC1
は、基板2上に搭載され、論理回路等から成る複数の電
気回路10aが形成された半導体素子10と、基板2上
に形成され、半導体素子10の電気回路10aに必要な
信号を導通させる共通ライン3、および電気回路10a
の入出力信号等を導通させる独立ライン4と、半導体素
子10と独立ライン4とを接続するボンディングワイヤ
ー5a、および半導体素子10と共通ライン3とを接続
するボンディングワイヤー5bとから構成されるもので
ある。
を用いて説明する。すなわち、このハイブリッドIC1
は、基板2上に搭載され、論理回路等から成る複数の電
気回路10aが形成された半導体素子10と、基板2上
に形成され、半導体素子10の電気回路10aに必要な
信号を導通させる共通ライン3、および電気回路10a
の入出力信号等を導通させる独立ライン4と、半導体素
子10と独立ライン4とを接続するボンディングワイヤ
ー5a、および半導体素子10と共通ライン3とを接続
するボンディングワイヤー5bとから構成されるもので
ある。
【0004】共通ライン3とは、例えば電源電圧を供給
するためのものであったり、グランドと導通するものな
ど、各電気回路10に共通して必要な電気信号を導通す
るためのものである。また、独立ライン4とは、所定の
論理回路から成る電気回路10aへの入力信号や、その
出力信号を導通させるためのものである。共通ライン3
や独立ライン4は基板2の周縁部方向に延設されてお
り、基板2の周縁に取り付けられた図示しないリード等
と電気的に接続されている。このリードを用いてソケッ
ト等の他の電気部品とハイブリッドIC1との接続が成
され、所定の回路が構成される。
するためのものであったり、グランドと導通するものな
ど、各電気回路10に共通して必要な電気信号を導通す
るためのものである。また、独立ライン4とは、所定の
論理回路から成る電気回路10aへの入力信号や、その
出力信号を導通させるためのものである。共通ライン3
や独立ライン4は基板2の周縁部方向に延設されてお
り、基板2の周縁に取り付けられた図示しないリード等
と電気的に接続されている。このリードを用いてソケッ
ト等の他の電気部品とハイブリッドIC1との接続が成
され、所定の回路が構成される。
【0005】
【発明が解決しようとする課題】しかし、半導体素子の
集積度が高まるにつれて、ボンディングワイヤーが接続
される共通ラインや独立ラインの本数が増すことにな
る。このため、共通ラインや独立ラインの幅およびピッ
チは狭くなり、ボンディングワイヤーの接続が困難とな
る。また、基板上の共通ラインは、ボンディングワイヤ
ーの配線距離や、電気回路内でのパターン引き回しを短
くするため、半導体素子の周辺に複数本設けられてお
り、先に述べた半導体素子の高集積化と相まって共通ラ
インと独立ラインの幅やピッチを狭くする原因となって
いる。このようなことから、隣合うボンディングワイヤ
ーが接触したり、ボンディングワイヤーの接続における
高い位置合わせ精度が要求されることになる。よって、
本発明は半導体素子の集積度が高くなっても、確実にし
かも容易にボンディングワイヤーの接続が行えるハイブ
リッドICを提供することを目的とする。
集積度が高まるにつれて、ボンディングワイヤーが接続
される共通ラインや独立ラインの本数が増すことにな
る。このため、共通ラインや独立ラインの幅およびピッ
チは狭くなり、ボンディングワイヤーの接続が困難とな
る。また、基板上の共通ラインは、ボンディングワイヤ
ーの配線距離や、電気回路内でのパターン引き回しを短
くするため、半導体素子の周辺に複数本設けられてお
り、先に述べた半導体素子の高集積化と相まって共通ラ
インと独立ラインの幅やピッチを狭くする原因となって
いる。このようなことから、隣合うボンディングワイヤ
ーが接触したり、ボンディングワイヤーの接続における
高い位置合わせ精度が要求されることになる。よって、
本発明は半導体素子の集積度が高くなっても、確実にし
かも容易にボンディングワイヤーの接続が行えるハイブ
リッドICを提供することを目的とする。
【0006】
【課題を解決するための手段】本発明は、このような課
題を解決するために成されたものである。すなわち、本
発明は、複数の電気回路と、この電気回路に対応する複
数の電極パッドとを備える半導体素子が基板上に搭載さ
れているとともに、基板上に形成され、複数の電気回路
に共通な信号を導通させる共通ラインと、複数の電気回
路に各々必要な信号を導通させる独立ラインとが、電極
パッドとボンディングワイヤーを介してそれぞれ電気的
に接続されるハイブリッドICであって、非導電材で構
成され、半導体素子と略同一の高さを有するとともに、
共通ラインと導通する中継パターンを備えるブロック片
が半導体素子の近傍に配置されているとともに、共通ラ
インと電気的に接続される電極パッドと中継パターンと
が他のボンディングワイヤーを介してそれぞれ電気的に
接続されているものである。
題を解決するために成されたものである。すなわち、本
発明は、複数の電気回路と、この電気回路に対応する複
数の電極パッドとを備える半導体素子が基板上に搭載さ
れているとともに、基板上に形成され、複数の電気回路
に共通な信号を導通させる共通ラインと、複数の電気回
路に各々必要な信号を導通させる独立ラインとが、電極
パッドとボンディングワイヤーを介してそれぞれ電気的
に接続されるハイブリッドICであって、非導電材で構
成され、半導体素子と略同一の高さを有するとともに、
共通ラインと導通する中継パターンを備えるブロック片
が半導体素子の近傍に配置されているとともに、共通ラ
インと電気的に接続される電極パッドと中継パターンと
が他のボンディングワイヤーを介してそれぞれ電気的に
接続されているものである。
【0007】また、ブロック片の側面には、中継パター
ンと導通する側面電極を設け、この側面電極と共通ライ
ンとを電気的に接続するとともに、この側面電極にブロ
ック片の側面から内側に向けて凹部を設け、この凹部と
基板上の共通ラインとをハンダ付けするようにしたもの
である。
ンと導通する側面電極を設け、この側面電極と共通ライ
ンとを電気的に接続するとともに、この側面電極にブロ
ック片の側面から内側に向けて凹部を設け、この凹部と
基板上の共通ラインとをハンダ付けするようにしたもの
である。
【0008】
【作用】基板上の独立ラインの上に非導電材から成るブ
ロック片が取り付けられ、このブロック片上に設けられ
た中継パターンと基板上の共通ラインとが電気的に接続
されているため、独立ラインの上方に非導電材を介して
共通ラインと導通する中継パターンが配置されることに
なる。すなわち、基板上に設ける共通ラインの本数が少
なくなり、その分独立ラインを設ける領域が増すことに
なる。また、ブロック片上に設けられた中継パターンに
より、ボンディングワイヤーによる半導体素子と中継パ
ターンとの接続を最短距離で行うことができる。このた
め、電気回路内でパターンを引き回すことなく半導体素
子と共通ラインとの電気的接続を行えることになる。
ロック片が取り付けられ、このブロック片上に設けられ
た中継パターンと基板上の共通ラインとが電気的に接続
されているため、独立ラインの上方に非導電材を介して
共通ラインと導通する中継パターンが配置されることに
なる。すなわち、基板上に設ける共通ラインの本数が少
なくなり、その分独立ラインを設ける領域が増すことに
なる。また、ブロック片上に設けられた中継パターンに
より、ボンディングワイヤーによる半導体素子と中継パ
ターンとの接続を最短距離で行うことができる。このた
め、電気回路内でパターンを引き回すことなく半導体素
子と共通ラインとの電気的接続を行えることになる。
【0009】しかも、ブロック片が半導体素子と略同一
の高さを有しているため、独立ライン上のボンディング
ワイヤーの接続位置と、中継パターン上のボンディング
ワイヤーの接続位置との間に高低差を設けることがで
き、配線後のボンディングワイヤーに外力が加わり変形
が起きても、独立ラインに接続したボンディングワイヤ
ーと、中継パターンに接続したボンディングワイヤーと
が接触しにくくなる。また、ブロック片上に設けられた
中継パターンと基板上の共通ラインとは、ブロック片の
側面に設けられた側面電極を介して電気的に接続されて
おり、しかも側面電極に設けられた凹部により、共通ラ
インと側面電極とのハンダの密着性が増して、ブロック
片の確実な固定が成される。
の高さを有しているため、独立ライン上のボンディング
ワイヤーの接続位置と、中継パターン上のボンディング
ワイヤーの接続位置との間に高低差を設けることがで
き、配線後のボンディングワイヤーに外力が加わり変形
が起きても、独立ラインに接続したボンディングワイヤ
ーと、中継パターンに接続したボンディングワイヤーと
が接触しにくくなる。また、ブロック片上に設けられた
中継パターンと基板上の共通ラインとは、ブロック片の
側面に設けられた側面電極を介して電気的に接続されて
おり、しかも側面電極に設けられた凹部により、共通ラ
インと側面電極とのハンダの密着性が増して、ブロック
片の確実な固定が成される。
【0010】
【実施例】以下に、本発明のハイブリッドICの実施例
を図に基づいて説明する。図1は、本発明のハイブリッ
ドICを説明する概略斜視図である。なお、説明を簡単
にするために、一部のみを拡大した図を用いる。すなわ
ち、このハイブリッドIC1は、基板2上に搭載され、
複数の電気回路10aが備えられた半導体素子10と、
基板2上に設けられ、電気回路10aに対する信号を導
通させる共通ライン3および独立ライン4と、これらの
共通ライン3および独立ライン4と半導体素子10とを
電気的に接続するためのボンディングワイヤー5a、5
bとから成るものである。
を図に基づいて説明する。図1は、本発明のハイブリッ
ドICを説明する概略斜視図である。なお、説明を簡単
にするために、一部のみを拡大した図を用いる。すなわ
ち、このハイブリッドIC1は、基板2上に搭載され、
複数の電気回路10aが備えられた半導体素子10と、
基板2上に設けられ、電気回路10aに対する信号を導
通させる共通ライン3および独立ライン4と、これらの
共通ライン3および独立ライン4と半導体素子10とを
電気的に接続するためのボンディングワイヤー5a、5
bとから成るものである。
【0011】独立ライン4は、半導体素子10の電気回
路10aにそれぞれ必要な信号、例えば入出力信号を導
通させるためのもので、半導体素子10の周辺に複数本
まとめて配置されている。さらに、複数本の独立ライン
4の隣には、各電気回路10aに必要な共通な信号、例
えば電源電圧を導通させたり、グランドと導通する共通
ライン3が配置されている。また、複数本まとめて配置
された独立ライン4上には、例えば基板2の材質と等し
い非導電材から成る略直方体のブロック片6が、半導体
素子10の一辺とその長辺方向が略平行に取り付けられ
ている。このブロック片6は、半導体素子10や他のチ
ップ部品(図示せず)を基板2上に搭載する工程で同様
な方法により搭載されるものである。
路10aにそれぞれ必要な信号、例えば入出力信号を導
通させるためのもので、半導体素子10の周辺に複数本
まとめて配置されている。さらに、複数本の独立ライン
4の隣には、各電気回路10aに必要な共通な信号、例
えば電源電圧を導通させたり、グランドと導通する共通
ライン3が配置されている。また、複数本まとめて配置
された独立ライン4上には、例えば基板2の材質と等し
い非導電材から成る略直方体のブロック片6が、半導体
素子10の一辺とその長辺方向が略平行に取り付けられ
ている。このブロック片6は、半導体素子10や他のチ
ップ部品(図示せず)を基板2上に搭載する工程で同様
な方法により搭載されるものである。
【0012】このブロック片6上には、導電性の中継パ
ターン6aが設けられており、先に述べた共通ライン3
と電気的に接続されている。すなわち、独立ライン4の
上方に非導電材を介して共通ライン3と導通する中継パ
ターン6aが配置される状態となる。
ターン6aが設けられており、先に述べた共通ライン3
と電気的に接続されている。すなわち、独立ライン4の
上方に非導電材を介して共通ライン3と導通する中継パ
ターン6aが配置される状態となる。
【0013】基板2上の独立ライン4と半導体素子10
の周縁部に設けられた電極パッド10bとがボンディン
グワイヤー5aにて接続されており、独立ライン4と半
導体素子10の電気回路10aとの電気的な接続が成さ
れている。また、ブロック片6上に設けられた中継パタ
ーン6aと電極パッド10bとが他のボンディングワイ
ヤー5bにて接続されており、電気回路10aと基板2
上の共通ライン3とがブロック6上の中継パターン6a
を介して電気的に接続されている。
の周縁部に設けられた電極パッド10bとがボンディン
グワイヤー5aにて接続されており、独立ライン4と半
導体素子10の電気回路10aとの電気的な接続が成さ
れている。また、ブロック片6上に設けられた中継パタ
ーン6aと電極パッド10bとが他のボンディングワイ
ヤー5bにて接続されており、電気回路10aと基板2
上の共通ライン3とがブロック6上の中継パターン6a
を介して電気的に接続されている。
【0014】このため、共通ライン3と接続したい電極
10bが複数あっても、全てブロック片6上の中継パタ
ーン6aを介して行われることになり、基板2上で必要
な共通ライン3は、ブロック片6に設けられた中継パタ
ーン6aとそれぞれ接続するものだけでよくなる。すな
わち、他の空いた部分に複数本の独立ライン4を設ける
ことができるため、独立ライン4が設けられる領域が広
くなり、独立ライン4の幅やピッチを広くすることがで
きるようになる。また、共通ライン3と電気的な接続を
行うためのボンディングワイヤー5bは、中継パターン
6a上のどの位置で接続してもよいため、電極パッド1
0bに対する最短距離で接続できるようになる。
10bが複数あっても、全てブロック片6上の中継パタ
ーン6aを介して行われることになり、基板2上で必要
な共通ライン3は、ブロック片6に設けられた中継パタ
ーン6aとそれぞれ接続するものだけでよくなる。すな
わち、他の空いた部分に複数本の独立ライン4を設ける
ことができるため、独立ライン4が設けられる領域が広
くなり、独立ライン4の幅やピッチを広くすることがで
きるようになる。また、共通ライン3と電気的な接続を
行うためのボンディングワイヤー5bは、中継パターン
6a上のどの位置で接続してもよいため、電極パッド1
0bに対する最短距離で接続できるようになる。
【0015】また、このブロック片6の例えば短辺方向
の側面には、中継パターン6aと導通する側面電極7が
設けられており、この側面電極7と基板2上の共通ライ
ン3とが電気的に接続されている。しかも、この側面電
極7には凹部7aが設けられており、この凹部7aと共
通ライン3とをハンダ8にて接続すれば、凹部7aの内
面にハンダ8のフィレットが沿うように形成され確実な
接続を得ることができる。なお、共通ライン3と凹部7
aとのハンダ付の際、ハンダ8がブロック片6と基板2
との間に流れ込み、共通ライン3と独立ライン4とが短
絡してしまわないように、共通ライン3と独立ライン4
との間に位置するブロック片6の下面に所定厚さのソル
ダーレジスト6cを設けておき、ハンダ8の流れを防止
するようにしてもよい。
の側面には、中継パターン6aと導通する側面電極7が
設けられており、この側面電極7と基板2上の共通ライ
ン3とが電気的に接続されている。しかも、この側面電
極7には凹部7aが設けられており、この凹部7aと共
通ライン3とをハンダ8にて接続すれば、凹部7aの内
面にハンダ8のフィレットが沿うように形成され確実な
接続を得ることができる。なお、共通ライン3と凹部7
aとのハンダ付の際、ハンダ8がブロック片6と基板2
との間に流れ込み、共通ライン3と独立ライン4とが短
絡してしまわないように、共通ライン3と独立ライン4
との間に位置するブロック片6の下面に所定厚さのソル
ダーレジスト6cを設けておき、ハンダ8の流れを防止
するようにしてもよい。
【0016】図2は、本発明のハイブリッドIC1を説
明する部分断面図である。すなわち、独立ライン4上に
取り付けられるブロック片6の高さは、半導体素子10
の高さとほぼ等しくなっている。これにより、独立ライ
ン4上のボンディングワイヤー5aの接続位置と、中継
パターン6a上のボンディングワイヤー5bの接続位置
との間に高低差を設けることができる。このため、配線
後のボンディングワイヤー5a、5bに外力が加わり変
形が起きても、独立ライン4に接続されたボンディング
ワイヤー5aと、共通ライン3に接続されたボンディン
グワイヤー5bとが接触しにくくなり、電気的な信頼性
が向上することになる。
明する部分断面図である。すなわち、独立ライン4上に
取り付けられるブロック片6の高さは、半導体素子10
の高さとほぼ等しくなっている。これにより、独立ライ
ン4上のボンディングワイヤー5aの接続位置と、中継
パターン6a上のボンディングワイヤー5bの接続位置
との間に高低差を設けることができる。このため、配線
後のボンディングワイヤー5a、5bに外力が加わり変
形が起きても、独立ライン4に接続されたボンディング
ワイヤー5aと、共通ライン3に接続されたボンディン
グワイヤー5bとが接触しにくくなり、電気的な信頼性
が向上することになる。
【0017】図3の平面図に示すハイブリッドIC1
は、本発明の他の実施例を示したもので、ブロック片6
の側面電極7がブロック片6の長辺方向の側面にも設け
られたものである。すなわち、基板2上に設けられる共
通ライン3のレイアウトに合わせてブロック片6の短辺
方向や長辺方向の側面に側面電極7を設ければよい。ま
た、このようなブロック片6は一つに限定されず、必要
に応じて半導体素子10の周辺に複数設けてもよい。
は、本発明の他の実施例を示したもので、ブロック片6
の側面電極7がブロック片6の長辺方向の側面にも設け
られたものである。すなわち、基板2上に設けられる共
通ライン3のレイアウトに合わせてブロック片6の短辺
方向や長辺方向の側面に側面電極7を設ければよい。ま
た、このようなブロック片6は一つに限定されず、必要
に応じて半導体素子10の周辺に複数設けてもよい。
【0018】なお、本実施例において、共通ライン3と
して電源電圧やグランドと導通するものを用いたが、本
発明はこれに限定されず、他の共通する信号を導通させ
るものであればよい。したがって、ブロック片6上の中
継パターン6aにおいても、電源電圧やグランドと導通
する共通ライン3に接続されるものだけでなく、他の共
通する信号を導通させる共通ライン3に接続されるもの
が設けられていてもよく、そのパターン形状においても
ボンディングワイヤー5bが配線しやすいような幅や長
さを有する形状にすればよい。
して電源電圧やグランドと導通するものを用いたが、本
発明はこれに限定されず、他の共通する信号を導通させ
るものであればよい。したがって、ブロック片6上の中
継パターン6aにおいても、電源電圧やグランドと導通
する共通ライン3に接続されるものだけでなく、他の共
通する信号を導通させる共通ライン3に接続されるもの
が設けられていてもよく、そのパターン形状においても
ボンディングワイヤー5bが配線しやすいような幅や長
さを有する形状にすればよい。
【0019】
【発明の効果】以上説明したように、本発明のハイブリ
ッドICによれば次のような効果がある。すなわち、基
板上に設けられる独立ラインの幅やピッチを広くするこ
とができるため、半導体素子と独立ラインとの間のボン
ディングワイヤーを容易に接続することが可能となる。
しかも、基板上の共通ラインや独立ラインの幅に余裕が
持てることにより、共通ラインや独立ラインのインピー
ダンス上昇を抑制できるため、ハイブリッドICの性能
向上につながる。さらに、独立ラインに接続されるボン
ディングワイヤーと、ブロック片に接続されるボンディ
ングワイヤーとが接触しにくくなることから、電気的な
信頼性を向上させることが可能となる。
ッドICによれば次のような効果がある。すなわち、基
板上に設けられる独立ラインの幅やピッチを広くするこ
とができるため、半導体素子と独立ラインとの間のボン
ディングワイヤーを容易に接続することが可能となる。
しかも、基板上の共通ラインや独立ラインの幅に余裕が
持てることにより、共通ラインや独立ラインのインピー
ダンス上昇を抑制できるため、ハイブリッドICの性能
向上につながる。さらに、独立ラインに接続されるボン
ディングワイヤーと、ブロック片に接続されるボンディ
ングワイヤーとが接触しにくくなることから、電気的な
信頼性を向上させることが可能となる。
【0020】また、共通ラインと導通する中継パターン
が、非導電材を介して独立ラインの上方に配置されてい
るため、共通ラインと電気的に接続するボンディングワ
イヤーを最短距離にすることができる。また、ブロック
片の側面電極に設けた凹部と共通ラインとをハンダ付け
すれば、ブロック片を確実に基板上に固定することがで
きる。これらのことから、半導体素子の高集積化が進ん
でも、共通ラインや独立ラインの幅およびピッチを狭く
する必要がなく、ボンディングワイヤーの接続を確実に
行うことが可能となる。
が、非導電材を介して独立ラインの上方に配置されてい
るため、共通ラインと電気的に接続するボンディングワ
イヤーを最短距離にすることができる。また、ブロック
片の側面電極に設けた凹部と共通ラインとをハンダ付け
すれば、ブロック片を確実に基板上に固定することがで
きる。これらのことから、半導体素子の高集積化が進ん
でも、共通ラインや独立ラインの幅およびピッチを狭く
する必要がなく、ボンディングワイヤーの接続を確実に
行うことが可能となる。
【図1】本発明のハイブリッドICを説明する概略斜視
図である。
図である。
【図2】本発明のハイブリッドICを説明する部分断面
図である。
図である。
【図3】他の実施例を説明する平面図である。
【図4】従来例を説明する概略斜視図である。
1 ハイブリッドIC 2 基板 3 共通ライン 4 独立ライン 5a、5b ボンディングワイヤー 6 ブロック片 6a 中継パターン 7 側面電極 7a 凹部 8 ハンダ 10 半導体素子
Claims (3)
- 【請求項1】 複数の電気回路と該電気回路に対応する
複数の電極パッドとを備える半導体素子が基板上に搭載
され、 前記基板上に形成された、前記複数の電気回路に共通な
信号を導通させる共通ラインと、前記複数の電気回路に
各々必要な信号を導通させる独立ラインとが、前記電極
パッドと ボンディングワイヤーを介してそれぞれ電気的
に接続されるハイブリッドICであって、非導電材で構成され、前記半導体素子と略同一の高さを
有するとともに、前記共通ラインと導通する中継パター
ンを備えるブロック片が前記半導体素子の近傍に配置さ
れているとともに、 前記共通ラインと電気的に接続される前記電極パッド と
前記中継パターンとが他のボンディングワイヤーを介し
てそれぞれ電気的に接続されていることを特徴とするハ
イブリッドIC。 - 【請求項2】 前記ブロック片の側面には、前記中継パ
ターンと導通する側面電極が設けられ、前記側面電極と
前記共通ラインとが電気的に接続されていることを特徴
とする請求項1記載のハイブリッドIC。 - 【請求項3】 前記側面電極には、前記ブロック片の側
面から内側に向けて凹部が設けられており、該凹部と前
記共通ラインとがハンダ付けされていることを特徴とす
る請求項2記載のハイブリッドIC。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32857592A JP3182943B2 (ja) | 1992-11-13 | 1992-11-13 | ハイブリッドic |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32857592A JP3182943B2 (ja) | 1992-11-13 | 1992-11-13 | ハイブリッドic |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06151495A JPH06151495A (ja) | 1994-05-31 |
JP3182943B2 true JP3182943B2 (ja) | 2001-07-03 |
Family
ID=18211811
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32857592A Expired - Fee Related JP3182943B2 (ja) | 1992-11-13 | 1992-11-13 | ハイブリッドic |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3182943B2 (ja) |
-
1992
- 1992-11-13 JP JP32857592A patent/JP3182943B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06151495A (ja) | 1994-05-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3410969B2 (ja) | 半導体装置 | |
US5309021A (en) | Semiconductor device having particular power distribution interconnection arrangement | |
US5206188A (en) | Method of manufacturing a high lead count circuit board | |
JP2568748B2 (ja) | 半導体装置 | |
US5151771A (en) | High lead count circuit board for connecting electronic components to an external circuit | |
US7180182B2 (en) | Semiconductor component | |
JP2907168B2 (ja) | 半導体装置および半導体装置と基板の接合構造 | |
EP0166401B1 (en) | Circuit module | |
JPH04273451A (ja) | 半導体装置 | |
JPH1117058A (ja) | Bgaパッケージ、その試験用ソケットおよびbgaパッケージの試験方法 | |
JP3182943B2 (ja) | ハイブリッドic | |
AU611446B2 (en) | Improved vlsi package having multiple power planes | |
JPS5954247A (ja) | 電子部品 | |
EP0171783A2 (en) | Module board and module using the same and method of treating them | |
JP2528326B2 (ja) | 回路基板に対するコンデンサの取付方法 | |
JPS5854646A (ja) | 混成集積回路装置 | |
US5973397A (en) | Semiconductor device and fabrication method which advantageously combine wire bonding and tab techniques to increase integrated circuit I/O pad density | |
JP3096536B2 (ja) | 混成集積回路 | |
JP2738232B2 (ja) | プリント基板 | |
JPH02213148A (ja) | テープキャリア | |
KR940006872Y1 (ko) | 멀티 칩 모듈(Multi Chip Module)의 회로기판 구조 | |
JPS6318688A (ja) | セラミツクパツケ−ジ | |
JPH1117307A (ja) | 半導体装置の実装構造 | |
JPH09191169A (ja) | 印刷配線板 | |
JPH0722577A (ja) | 混成集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |