JPS5954247A - 電子部品 - Google Patents

電子部品

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JPS5954247A
JPS5954247A JP16447482A JP16447482A JPS5954247A JP S5954247 A JPS5954247 A JP S5954247A JP 16447482 A JP16447482 A JP 16447482A JP 16447482 A JP16447482 A JP 16447482A JP S5954247 A JPS5954247 A JP S5954247A
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JP
Japan
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electrodes
chip carrier
connection
signal line
power source
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Application number
JP16447482A
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English (en)
Inventor
Hiroyuki Hamaguchi
博幸 濱口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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    • H05K1/00—Printed circuits
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    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
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    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は電子部品に係り、特に半導体集積回路チップを
搭載するチップキャリア及びその実装基板に関する。
〔従来技術〕
従来のチップキャリアは、第１図（、Ａｌ　、第１図（
）！１に示すように、チップキャリア１の外周側面から
底面の一部に形／６！、きれた複数個の接続端子２と。
前記複数個の接続！）１．・子２にズ・−１応した泣面
に接続電極を設けた実装基板（図示せず）とを、ノ・ン
ダ接合により実装していた。しかし、このようなチ。
ブキャリア１を多数個高密度で実装する際に一１火装基
板虻形成される信号線接続パターン領域が狭いし２、ま
たは電源やグランドを接続する端子の靭続部での旬、圧
降下が大きい等の不都合を生じる場合があった。
同、第１図（Ａｌにおいて、半導体実生ｌｐｌ路チップ
れる。ここから、さらに信号線接続端子２に取り出され
る。
〔発明の目的〕
本発明の目的は、電源やグランドの接続を行なうために
必要な接続パターン領域を広めて″電源やグランドバス
パターンの形成を容易にし、さらにその接続を確実にし
た電子部品を提供することにある。
〔発明の構成〕
本発明は、チップキャリアの外周側面から底面の一部に
かけて形成された複数の接続１Ｍ、１子以外に前記底面
の他部に哨、源やグランドの札続を行う為の電極導体を
形成し、これらに対応し７゛こ位１んに接続１比極を形
成した実装基板を設けたこと？：７トｆ徴とする電子部
品にある。
実施例 次に本発明（ｌζついてト］面を参照しでＨＹ・πＩＩ
Ｉ　ｌＩＣＮ５７．明する。
第２図（人、第２図（Ｂｌは、本発明のａｌ）１の実殉
例の主要部を示す断面図、平面図である。これらにおい
て、チップキャリア７は、牛導体集積回路チップ６を牛
田例けする為のＤＩＩＤ　ＰＡＪ）１２及びリ−ト１３
　ヲｖ′：糾ｔ−ｉル為ノ多数（ＩＩＪ　ＯＬ　Ｂ　Ｐ
　Ａ、Ｄ　］　Ｏヲ有しでおり、寸た第２図（Ｂ）のチ
ップキャリア７の＆面において、外周側面から底面の一
部に複数の信号線接続電極８と、′電源及びグランドの
接続電極９とを有している、なお、（ＪＬＢ　１’ＡＩ
Ｊ１０は。
信号線接続電極８又は可１源、グランド接続電極９とそ
れぞれ電気的に接続さ扛ている。
また、実装基板１４には、信号線接続電極８゜電源及び
グランド電極９と対応する位１ｉ′１に゛電極１６゜１
５が形成されており、ハンダ１７によって、チップキャ
リア７と実装基板１４とが接続さ扛ているーこのような
チップキャリア７の製造では、・−７源及びグランド接
続電極は、信号線接続′ｌｌ他極と同時に形Ｈ’ｉ可能
であり、従来のチップキャリア製造技術により製造可能
である。
以上、第２図（５）、第２図ｆａに示した様なチップキ
ャリア７では、重要な・電源及びグランドの接続が確実
にかつ接続抵抗を小さく、行える。
第３図（Ａｔ　、ム、３図（Ｂ）は、本発明の第２の失
施例の主要部を示す断面図、平面図である。こ扛ら図に
おいて、チップキャリア１８は、半壱体集績回路チップ
２３を牛田付けする為のＩ）　ｌ　ｌｊ　ＰＡＤ２２と
１、リード２８を接続する為のＯＬＢ　　）’Ａｌ）２
１　　とを有しておシ、またチップキャリア１８の外周
側面から底面の一部に複数の信号線接続電極１９及びチ
ップキャリア底部に電源及びグランド接続市１極２０を
有する。そして、電源ピンのり一部２８が接続されるＯ
ＬＢ　）’ＡＩ）は、ＤＩＥ　ＰＡＤ２２と接続されて
お凱このＤＩＦＪＰＡＤ２２はスルーホール２９を介し
て電源接続用電極と電気的に接続されている。また、グ
ランドピンのリードが接続されるＯＬＢ　ＰＡＤ２１は
、グランド接続電極とスルーホール３０を介して電気的
に接続さ几ている。
また、信号ピンのリードが接続される（Ｊｌ、Ｂ　ＰＡ
Ｄけ、チップキャリア１８の外周側ｉｆｊ＋から底面の
一部に形成された信号線接続電極１９に電気的に接続さ
れている。また、実装基板２４には、信号線接続１極１
９．電源及びグランド接続電極２０に対応する位俗に導
体電極２６　、２５が形成されている。そして、チップ
キャリア１８と実装基板２４とは、ハンダ２７によって
ハンダ付けさｎている、以上、第３図（Ａ）　、　ｖ４
３，３図（Ｂｌに示した様なチップキャリアを用いて実
装を行えば１重要な電源及びグランドの接続を椰実にか
つ接触抵抗を小さくできるとともに、信号線接続′Ｐ４
極の数を増すことができる。そして、　Ｄｌｌう　）’
ＡＴ）２２と′を１原接続１１、極２０とをスルーホー
ル２９でつなぐことにより、放熱効果を高めることがで
きる、なお１本実施例で示した電源及びグランド接続電
極ハ、二箇所あｐ１四角形であるが、これに限るもので
はなく。
２箇所以上であってもよ＜、１だ形状を種々変更しても
良いことはいうまでもない。
〔発明の効果〕
以上のように１本発明によれば％電源やグランｒ接続用
の電極導体をチップキャリア底面に形成することにより
、信号線配線パターン領域を広くするとともに、風源端
子の接続が確実になシ、接続ト１゛１分の電圧降下が小
さくなり、域ｍ１に形成した電極導体によυ、放熱効果
が大きくなるという効果が得ら扛る。
【図面の簡単な説明】
第、１図（Ａ）は従来のチップキャリアを示す断面図、
第１゛図（Ｂ）は従来のチップキャリアの底面を示す平
面図、第２図（Ａｌは本発明の第１の実ｌへ例の′電子
部品を示す断面図、第２図（Ｂｌは本発明の第１の実施
例のチップキャリアの底面を示す平面図、第３図（５）
は本発明の第２の実施例の電子部品を示す断面図、第３
図（Ｂ）は本発明の第２の実施例のチップキャリアの底
面を示す平面図である。 同図において、１，７．１８　　・チップキャリア、２
・・・・信号線接続端子電極、３，６．２３　　・・・
・半導体集積回路チップ、４−．１３．２８・　　リー
ド、５゜１０．２１・・・・０１．Ｂ　ＰＡＤ、　　Ｂ
　、　１　ｇ・・・・信号線接続電極、９．２０・・・
　１源及びグランド接続’ｒｔｔ　＆、１２．２２００
．。ＩＪＩＩＤ　ＰＡＤ、　　１４．２４・・・・実装
基板、１５．１６，２５．２６・・・・・・導体電極、
１７．２７　・・・・・はんだ、２９．３０・・・・・
・スルーホール。 代理人　弁理士　　内　原　　　晋

Claims (1)

    【特許請求の範囲】
  1. 半導体チップを搭載するチップキャリアの外周側面から
    底面の一部にかけて複数の接続端子を形成し、電源やグ
    ランド接続を行う為の電極導体を前記底面の他部に形成
    し、前記接続端子と前記電極導体とにそれぞれ対応した
    住僧に接続電極を形成した実装基板を設けたことを特徴
    とする電子部品。
JP16447482A 1982-09-21 1982-09-21 電子部品 Pending JPS5954247A (ja)

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