JP3410969B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3410969B2 JP3410969B2 JP17597198A JP17597198A JP3410969B2 JP 3410969 B2 JP3410969 B2 JP 3410969B2 JP 17597198 A JP17597198 A JP 17597198A JP 17597198 A JP17597198 A JP 17597198A JP 3410969 B2 JP3410969 B2 JP 3410969B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- control
- wiring
- semiconductor device
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体チップ
と、この半導体チップを制御する制御回路とを同一容器
内に収納して構成される半導体装置に関する。
と、この半導体チップを制御する制御回路とを同一容器
内に収納して構成される半導体装置に関する。
【０００２】
【従来の技術】従来のパワー半導体モジュールの構造を
図９に示す。図において、１は金属ベースであり、２，
２はそれぞれ絶縁配線基板である。上記各絶縁配線基板
２は、セラミック基板の表裏両面に例えばＣｕ等の金属
からなる導電体層が形成されたものである。各絶縁配線
基板２は、裏面に形成されている導電体層が半田付けさ
れることにより、金属ベース１上に固着されている。各
絶縁配線基板２の表面に形成されている導電体層上に
は、それぞれ複数個の半導体チップ３が半田付けにより
固着されている。
図９に示す。図において、１は金属ベースであり、２，
２はそれぞれ絶縁配線基板である。上記各絶縁配線基板
２は、セラミック基板の表裏両面に例えばＣｕ等の金属
からなる導電体層が形成されたものである。各絶縁配線
基板２は、裏面に形成されている導電体層が半田付けさ
れることにより、金属ベース１上に固着されている。各
絶縁配線基板２の表面に形成されている導電体層上に
は、それぞれ複数個の半導体チップ３が半田付けにより
固着されている。
【０００３】上記金属ベース１は樹脂ケース４に固定さ
れており、上記各半導体チップ３上の電極及び上記各絶
縁配線基板２の表面上の導電体層は、樹脂ケース４に設
けられた電極５と、ボンディングワイヤ６を介して相互
に接続されている。さらに樹脂ケース４の電極５は、樹
脂ケース４の内部に埋め込まれたＣｕ等の金属からなる
信号配線７を経由して、樹脂ケース４の上部に設けられ
た外部端子８に導かれている。
れており、上記各半導体チップ３上の電極及び上記各絶
縁配線基板２の表面上の導電体層は、樹脂ケース４に設
けられた電極５と、ボンディングワイヤ６を介して相互
に接続されている。さらに樹脂ケース４の電極５は、樹
脂ケース４の内部に埋め込まれたＣｕ等の金属からなる
信号配線７を経由して、樹脂ケース４の上部に設けられ
た外部端子８に導かれている。
【０００４】また、樹脂ケース４の内部には、それぞれ
ピン（電極）９が内部に埋め込まれた複数の支柱１０が
底部から突出するように設けられている。そして、これ
ら複数の支柱１０によって制御用基板１１が支持されて
おり、上記ピン９が制御用基板１１上の所定の配線パタ
ーンに貫通されかつ半田付けされることによって、制御
用基板１１の固定及び電気的接続が図られている。この
制御用基板１１上にはＩＣ（集積回路）等の種々の実装
部品が載置され、これらは図示しない配線パターンによ
って相互に結線されて制御回路が構成されており、この
制御回路で上記半導体チップ３を制御するための信号が
発生される。そして、制御用基板１１上に構成された制
御回路で発生された信号は、制御用基板１１上の図示し
ない配線パターン、ピン９、電極５及びボンディングワ
イヤ６を経由して半導体チップ３上の電極に供給され
る。
ピン（電極）９が内部に埋め込まれた複数の支柱１０が
底部から突出するように設けられている。そして、これ
ら複数の支柱１０によって制御用基板１１が支持されて
おり、上記ピン９が制御用基板１１上の所定の配線パタ
ーンに貫通されかつ半田付けされることによって、制御
用基板１１の固定及び電気的接続が図られている。この
制御用基板１１上にはＩＣ（集積回路）等の種々の実装
部品が載置され、これらは図示しない配線パターンによ
って相互に結線されて制御回路が構成されており、この
制御回路で上記半導体チップ３を制御するための信号が
発生される。そして、制御用基板１１上に構成された制
御回路で発生された信号は、制御用基板１１上の図示し
ない配線パターン、ピン９、電極５及びボンディングワ
イヤ６を経由して半導体チップ３上の電極に供給され
る。
【０００５】図１０は、図９に示した従来のパワー半導
体モジュールの平面図であり、ここでは制御用基板１１
は図示を省略している。この例では、各半導体チップ３
は、チップ裏面にコレクタ電極が形成され、チップ表面
上に複数個（本例では４個）のエミッタ電極Ｅ及び１個
のゲート電極Ｇが形成されたＩＧＢＴ（Insulated Gate
Bipolar Transistor ）の場合である。
体モジュールの平面図であり、ここでは制御用基板１１
は図示を省略している。この例では、各半導体チップ３
は、チップ裏面にコレクタ電極が形成され、チップ表面
上に複数個（本例では４個）のエミッタ電極Ｅ及び１個
のゲート電極Ｇが形成されたＩＧＢＴ（Insulated Gate
Bipolar Transistor ）の場合である。
【０００６】図示のように、各半導体チップ３表面上の
ゲート電極Ｇは、ボンディングワイヤ６によって樹脂ケ
ース４の電極５に接続されており、さらにこの電極５は
ピン９を介して制御用基板１１に接続されている。
ゲート電極Ｇは、ボンディングワイヤ６によって樹脂ケ
ース４の電極５に接続されており、さらにこの電極５は
ピン９を介して制御用基板１１に接続されている。
【０００７】
【発明が解決しようとする課題】ところで、図９及び図
１０に示した従来のパワー半導体モジュールは、樹脂ケ
ース４の電極５にボンディングワイヤ６を接続して回路
を構成しなければならず、制御用基板１１で発生される
制御系の信号を各半導体チップ３に供給する際も、メイ
ンの信号と同様に樹脂ケース４に接続するスペースを必
要とする。このため、複数個の半導体チップを用いる時
は、装置全体が大型化し、それがコストアップにつなが
るという問題があった。
１０に示した従来のパワー半導体モジュールは、樹脂ケ
ース４の電極５にボンディングワイヤ６を接続して回路
を構成しなければならず、制御用基板１１で発生される
制御系の信号を各半導体チップ３に供給する際も、メイ
ンの信号と同様に樹脂ケース４に接続するスペースを必
要とする。このため、複数個の半導体チップを用いる時
は、装置全体が大型化し、それがコストアップにつなが
るという問題があった。
【０００８】また、樹脂ケース４との接続の制限から、
半導体チップ３の配置にも制約があり、配線のインダク
タンス成分が大きくなってしまうという問題が発生し、
信頼性の低下につながるという悪影響が生じていた。
半導体チップ３の配置にも制約があり、配線のインダク
タンス成分が大きくなってしまうという問題が発生し、
信頼性の低下につながるという悪影響が生じていた。
【０００９】ここで、制御信号系（ゲート制御信号）の
電極を、半導体チップ周辺に設けられた樹脂ケース上に
設けているのは、ワイヤボンディング接続の工程を連続
して行うことができ、ワイヤボンディング工程を一工程
とすることができるためである。
電極を、半導体チップ周辺に設けられた樹脂ケース上に
設けているのは、ワイヤボンディング接続の工程を連続
して行うことができ、ワイヤボンディング工程を一工程
とすることができるためである。
【００１０】なお、装置全体の大型化については、図１
０に示すように、ゲート中継用の電極（電極５）とピン
９の分のスペースが必要になるためである。また、イン
ダクタンス成分の増加については、特にエミッタ、コレ
クタ配線の配線長が大きな影響を与える。
０に示すように、ゲート中継用の電極（電極５）とピン
９の分のスペースが必要になるためである。また、イン
ダクタンス成分の増加については、特にエミッタ、コレ
クタ配線の配線長が大きな影響を与える。
【００１１】従って、この発明は、半導体チップ上の制
御電極を、樹脂ケース上の電極とは別の、半導体チップ
の上方に設置された制御用基板に形成されている配線パ
ターンと、ボンディングワイヤ等により直接接続するこ
とにより、理想的な半導体チップ配置とし、小型で低イ
ンダクタンス性能を合わせ持つ半導体装置を提供するこ
とを目的とする。
御電極を、樹脂ケース上の電極とは別の、半導体チップ
の上方に設置された制御用基板に形成されている配線パ
ターンと、ボンディングワイヤ等により直接接続するこ
とにより、理想的な半導体チップ配置とし、小型で低イ
ンダクタンス性能を合わせ持つ半導体装置を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】この発明の半導体装置
は、金属ベースと、上記金属ベース上に固着された絶縁
配線基板と、上記絶縁配線基板上に固着され、上面に制
御電極を有する少なくとも１個の半導体チップと、上記
半導体チップの上方に設置され、半導体チップを制御す
るための制御回路を構成する複数の部品が搭載され、か
つ複数の配線パターンが形成された制御用基板と、上記
半導体チップの制御電極と上記制御用基板の配線パター
ンとをそれぞれ電気的に接続するボンディングワイヤと
を具備し、上記絶縁配線基板は、互い対向する第１及び
第２表面を有する絶縁基板と、この絶縁基板の第１及び
第２表面のそれぞれに形成された導電体層とからなるこ
とを特徴とする。
は、金属ベースと、上記金属ベース上に固着された絶縁
配線基板と、上記絶縁配線基板上に固着され、上面に制
御電極を有する少なくとも１個の半導体チップと、上記
半導体チップの上方に設置され、半導体チップを制御す
るための制御回路を構成する複数の部品が搭載され、か
つ複数の配線パターンが形成された制御用基板と、上記
半導体チップの制御電極と上記制御用基板の配線パター
ンとをそれぞれ電気的に接続するボンディングワイヤと
を具備し、上記絶縁配線基板は、互い対向する第１及び
第２表面を有する絶縁基板と、この絶縁基板の第１及び
第２表面のそれぞれに形成された導電体層とからなるこ
とを特徴とする。
【００１３】この発明の半導体装置は、金属ベースと、
上記金属ベース上に固着された絶縁配線基板と、上記絶
縁配線基板上に固着され、上面に制御電極を有する少な
くとも１個の半導体チップと、上記半導体チップの上方
に設置され、半導体チップを制御するための制御回路を
構成する複数の部品が搭載され、かつ複数の配線パター
ンが形成された制御用基板と、それぞれ一端及び他端を
有し、一端が上記半導体チップの制御電極に半田により
接続され、他端が上記制御用基板の配線パターンに半田
により接続された線状配線とを具備し、上記絶縁配線基
板は、互い対向する第１及び第２表面を有する絶縁基板
と、この絶縁基板の第１及び第２表面のそれぞれに形成
されている導電体層とからなることを特徴とする。
上記金属ベース上に固着された絶縁配線基板と、上記絶
縁配線基板上に固着され、上面に制御電極を有する少な
くとも１個の半導体チップと、上記半導体チップの上方
に設置され、半導体チップを制御するための制御回路を
構成する複数の部品が搭載され、かつ複数の配線パター
ンが形成された制御用基板と、それぞれ一端及び他端を
有し、一端が上記半導体チップの制御電極に半田により
接続され、他端が上記制御用基板の配線パターンに半田
により接続された線状配線とを具備し、上記絶縁配線基
板は、互い対向する第１及び第２表面を有する絶縁基板
と、この絶縁基板の第１及び第２表面のそれぞれに形成
されている導電体層とからなることを特徴とする。
【００１４】この発明の半導体装置は、金属ベースと、
上記金属ベース上に固着された絶縁配線基板と、上記絶
縁配線基板上に固着され、上面に制御電極を有する少な
くとも１個の半導体チップと、上記半導体チップの上方
に設置され、半導体チップを制御するための制御回路を
構成する複数の部品が搭載され、かつ複数の配線パター
ンが形成された制御用基板と、上記半導体チップの制御
電極と上記制御用基板の配線パターンとの間に設けら
れ、両者を電気的に接続する圧接機構とを具備し、上記
絶縁配線基板は、互い対向する第１及び第２表面を有す
る絶縁基板と、この絶縁基板の第１及び第２表面のそれ
ぞれに形成されている導電体層とからなることを特徴と
する。
上記金属ベース上に固着された絶縁配線基板と、上記絶
縁配線基板上に固着され、上面に制御電極を有する少な
くとも１個の半導体チップと、上記半導体チップの上方
に設置され、半導体チップを制御するための制御回路を
構成する複数の部品が搭載され、かつ複数の配線パター
ンが形成された制御用基板と、上記半導体チップの制御
電極と上記制御用基板の配線パターンとの間に設けら
れ、両者を電気的に接続する圧接機構とを具備し、上記
絶縁配線基板は、互い対向する第１及び第２表面を有す
る絶縁基板と、この絶縁基板の第１及び第２表面のそれ
ぞれに形成されている導電体層とからなることを特徴と
する。
【００１５】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１はこの発明の第１の実
施の形態に係るパワー半導体モジュールの断面図であ
る。なお、従来のものと対応する箇所には同じ符号を付
して説明を行う。
実施の形態により説明する。図１はこの発明の第１の実
施の形態に係るパワー半導体モジュールの断面図であ
る。なお、従来のものと対応する箇所には同じ符号を付
して説明を行う。
【００１６】図において、１は金属ベースであり、２，
２はそれぞれ絶縁配線基板である。上記各絶縁配線基板
２は、セラミック基板の表裏両面に例えばＣｕ等の金属
からなる導電体層が形成されたものである。各絶縁配線
基板２は、裏面に形成されている導電体層が半田付けさ
れることにより、金属ベース１上に固着されている。
３，３は半導体チップであり、これら各半導体チップ３
の裏面全面には電極が形成されており、表面には複数の
電極が電気的に分離して形成されている。そして、各半
導体チップ３は、裏面に形成されている全面電極が、各
絶縁配線基板２の表面に形成されている導電体層上に半
田付けされることにより、絶縁配線基板２上に固着され
ている。
２はそれぞれ絶縁配線基板である。上記各絶縁配線基板
２は、セラミック基板の表裏両面に例えばＣｕ等の金属
からなる導電体層が形成されたものである。各絶縁配線
基板２は、裏面に形成されている導電体層が半田付けさ
れることにより、金属ベース１上に固着されている。
３，３は半導体チップであり、これら各半導体チップ３
の裏面全面には電極が形成されており、表面には複数の
電極が電気的に分離して形成されている。そして、各半
導体チップ３は、裏面に形成されている全面電極が、各
絶縁配線基板２の表面に形成されている導電体層上に半
田付けされることにより、絶縁配線基板２上に固着され
ている。
【００１７】上記金属ベース１は樹脂ケース４に固定さ
れている。上記半導体チップ３表面上の特定の電極相互
間、半導体チップ３表面上の特定の電極と絶縁配線基板
２の表面上の導電体層との間、絶縁配線基板２の表面上
の導電体層と樹脂ケース４に設けられた電極５との間及
び半導体チップ３表面上の特定の電極と樹脂ケース４に
設けられた電極５との間は、ボンディングワイヤ６ａを
介して電気的に接続されている。さらに樹脂ケース４の
電極５は、樹脂ケース４の内部に埋め込まれたＣｕ等の
金属からなる信号配線７を経由して、樹脂ケース４の上
部に設けられた外部端子８に導かれている。
れている。上記半導体チップ３表面上の特定の電極相互
間、半導体チップ３表面上の特定の電極と絶縁配線基板
２の表面上の導電体層との間、絶縁配線基板２の表面上
の導電体層と樹脂ケース４に設けられた電極５との間及
び半導体チップ３表面上の特定の電極と樹脂ケース４に
設けられた電極５との間は、ボンディングワイヤ６ａを
介して電気的に接続されている。さらに樹脂ケース４の
電極５は、樹脂ケース４の内部に埋め込まれたＣｕ等の
金属からなる信号配線７を経由して、樹脂ケース４の上
部に設けられた外部端子８に導かれている。
【００１８】また、樹脂ケース４の上部付近内側には段
差部１２が設けられており、この段差部１２に制御用基
板１１が載置され、接着剤等を用いて固定されている。
この制御用基板１１上には、従来と同様にＩＣ（集積回
路）等の種々の実装部品が載置され、これらは図示しな
い配線パターンによって相互に結線されて制御回路が構
成されており、この制御回路で半導体チップ３を制御す
るための信号が発生される。
差部１２が設けられており、この段差部１２に制御用基
板１１が載置され、接着剤等を用いて固定されている。
この制御用基板１１上には、従来と同様にＩＣ（集積回
路）等の種々の実装部品が載置され、これらは図示しな
い配線パターンによって相互に結線されて制御回路が構
成されており、この制御回路で半導体チップ３を制御す
るための信号が発生される。
【００１９】さらに制御用基板１１には複数の開口部１
３が形成されており、制御用基板１１で発生された信号
は、制御用基板１１上の図示しない配線パターンと上記
半導体チップ３表面上の特定の電極とを直接に接続する
ように、上記開口部１３を通過するボンディングワイヤ
６ｂを経由して半導体チップ３に供給されるようになっ
ている。
３が形成されており、制御用基板１１で発生された信号
は、制御用基板１１上の図示しない配線パターンと上記
半導体チップ３表面上の特定の電極とを直接に接続する
ように、上記開口部１３を通過するボンディングワイヤ
６ｂを経由して半導体チップ３に供給されるようになっ
ている。
【００２０】なお、制御用基板１１上には、外部から信
号を入力するための複数の信号電極１４が突出するよう
に設けられている。図２は、図１に示したパワー半導体
モジュールの平面図であり、制御用基板１１は図示を省
略している。この例では、各半導体チップ３は、チップ
裏面の全面電極としてコレクタ電極が、チップ表面上に
複数個（本例では４個）のエミッタ電極Ｅ及び１個のゲ
ート電極Ｇが形成されたＩＧＢＴである。
号を入力するための複数の信号電極１４が突出するよう
に設けられている。図２は、図１に示したパワー半導体
モジュールの平面図であり、制御用基板１１は図示を省
略している。この例では、各半導体チップ３は、チップ
裏面の全面電極としてコレクタ電極が、チップ表面上に
複数個（本例では４個）のエミッタ電極Ｅ及び１個のゲ
ート電極Ｇが形成されたＩＧＢＴである。
【００２１】図示のように、各半導体チップ（ＩＧＢＴ
チップ）３表面上のエミッタ電極Ｅはボンディングワイ
ヤ６ａを介して最終的に樹脂ケース４の外部端子８に接
続されている。これに対して、ゲート電極Ｇは図１に示
すように、ボンディングワイヤ６ｂによって制御用基板
１１上の所定の配線パターン（図２では図示せず）に直
接に接続されている。
チップ）３表面上のエミッタ電極Ｅはボンディングワイ
ヤ６ａを介して最終的に樹脂ケース４の外部端子８に接
続されている。これに対して、ゲート電極Ｇは図１に示
すように、ボンディングワイヤ６ｂによって制御用基板
１１上の所定の配線パターン（図２では図示せず）に直
接に接続されている。
【００２２】図３及び図４は制御用基板１１の異なる例
を示す平面図である。図３に示した制御用基板１１は図
１の実施の形態で使用されているものであり、開口部１
３の他に複数の信号電極１４が形成され、かつ複数の実
装部品１５が載置されている。また、１６は制御用基板
１１の一辺部形成された切欠部である。この切欠部１６
にボンディングワイヤ６ｂを通して、制御用基板１１の
配線パターンと半導体チップ３の表面上のゲート電極Ｇ
とを電気的に接続してもよい。
を示す平面図である。図３に示した制御用基板１１は図
１の実施の形態で使用されているものであり、開口部１
３の他に複数の信号電極１４が形成され、かつ複数の実
装部品１５が載置されている。また、１６は制御用基板
１１の一辺部形成された切欠部である。この切欠部１６
にボンディングワイヤ６ｂを通して、制御用基板１１の
配線パターンと半導体チップ３の表面上のゲート電極Ｇ
とを電気的に接続してもよい。
【００２３】なお、樹脂ケース４に設けられている段差
部１２は、図３に示すように樹脂ケース４の平面形状が
方形の場合に四辺の全てに設けても良いし、一部の辺
（例えば対向する２辺）に設けても良い。
部１２は、図３に示すように樹脂ケース４の平面形状が
方形の場合に四辺の全てに設けても良いし、一部の辺
（例えば対向する２辺）に設けても良い。
【００２４】図４に示した制御用基板１１は、ボンディ
ングワイヤ６ｂを通すための開口部１３を設ける代わり
に、制御用基板１１自体を複数の部分（この例では３つ
の部分）に分割したものである。この場合、ボンディン
グワイヤ６ｂは分割された基板の隙間１７に通す。
ングワイヤ６ｂを通すための開口部１３を設ける代わり
に、制御用基板１１自体を複数の部分（この例では３つ
の部分）に分割したものである。この場合、ボンディン
グワイヤ６ｂは分割された基板の隙間１７に通す。
【００２５】図５は上記実施の形態によるパワー半導体
モジュールの等価回路図である。制御用基板１１には実
装部品１５として複数個（この例では２個）のＩＣ（集
積回路）２１や、各ＩＣの出力にそれぞれの一端が接続
された３個の抵抗２２が設けられている。そして、上記
各抵抗２２の各他端は、半導体チップ３（この例では６
個のＩＧＢＴチップ）の各ゲート電極にそれぞれ接続さ
れている。上記６個の半導体チップ３はそれぞれ３個ず
つ２組に分割されており、一方の組の３個の半導体チッ
プ３のコレクタ電極は正極性の電源電圧が供給される外
部端子Ｐに共通に接続され、エミッタ電極は出力用の外
部端子ＯＵＴに共通に接続される。他方の組の３個の半
導体チップ３のコレクタ電極は上記外部端子ＯＵＴに共
通に接続され、エミッタ電極はグランド電位が供給され
る外部端子Ｎに共通に接続されている。
モジュールの等価回路図である。制御用基板１１には実
装部品１５として複数個（この例では２個）のＩＣ（集
積回路）２１や、各ＩＣの出力にそれぞれの一端が接続
された３個の抵抗２２が設けられている。そして、上記
各抵抗２２の各他端は、半導体チップ３（この例では６
個のＩＧＢＴチップ）の各ゲート電極にそれぞれ接続さ
れている。上記６個の半導体チップ３はそれぞれ３個ず
つ２組に分割されており、一方の組の３個の半導体チッ
プ３のコレクタ電極は正極性の電源電圧が供給される外
部端子Ｐに共通に接続され、エミッタ電極は出力用の外
部端子ＯＵＴに共通に接続される。他方の組の３個の半
導体チップ３のコレクタ電極は上記外部端子ＯＵＴに共
通に接続され、エミッタ電極はグランド電位が供給され
る外部端子Ｎに共通に接続されている。
【００２６】このような構成によれば、図１０に示すよ
うにゲート電極Ｇを接続する際に使用した樹脂ケース４
上の電極５（中継用の電極５）が不要になるので、半導
体チップを理想的な形で配置することが可能となり、装
置全体の小型化を実現することができる。さらに、半導
体チップ３のコレクタ電極Ｃ、エミッタ電極Ｅと接続さ
れる外部端子８を、半導体チップ３により近い位置に配
置することができるので、コレクタ、エミッタ接続用の
ボンディングワイヤ６ａの長さを短くすることができ
る。これによって配線の低インダクタンス化を達成する
ことができる。
うにゲート電極Ｇを接続する際に使用した樹脂ケース４
上の電極５（中継用の電極５）が不要になるので、半導
体チップを理想的な形で配置することが可能となり、装
置全体の小型化を実現することができる。さらに、半導
体チップ３のコレクタ電極Ｃ、エミッタ電極Ｅと接続さ
れる外部端子８を、半導体チップ３により近い位置に配
置することができるので、コレクタ、エミッタ接続用の
ボンディングワイヤ６ａの長さを短くすることができ
る。これによって配線の低インダクタンス化を達成する
ことができる。
【００２７】なお、上記制御用基板１１の代わりに金属
配線体を用いるようにしてもよい。この金属配線体を用
いて制御回路の実装を行う場合には、金属配線体自体が
配線となるため、所定の形状に加工する必要がある。こ
の場合、制御回路を構成する各部品はモジュールの外部
に設けることがあり、このような場合、制御用基板は配
線としてのみ用いられる。
配線体を用いるようにしてもよい。この金属配線体を用
いて制御回路の実装を行う場合には、金属配線体自体が
配線となるため、所定の形状に加工する必要がある。こ
の場合、制御回路を構成する各部品はモジュールの外部
に設けることがあり、このような場合、制御用基板は配
線としてのみ用いられる。
【００２８】また、最終的には、制御用基板上の樹脂ケ
ース開口部をカバー板で覆うことによりモジュールとし
て完成する。この際、先の電極１４はカバー板より突出
した状態になる。
ース開口部をカバー板で覆うことによりモジュールとし
て完成する。この際、先の電極１４はカバー板より突出
した状態になる。
【００２９】図６はこの発明の他の実施の形態によるパ
ワー半導体モジュールの断面図である。この実施の形態
では、半導体チップ３表面上の特定の電極（図２中のゲ
ート電極Ｇ）と制御用基板１１の配線パターンとの接続
を配線１８の半田付けによって行っている。さらに、半
導体チップ３表面上の特定の電極（図２中のエミッタ電
極Ｅ）と別な半導体チップ３が固着されている絶縁配線
基板２の表面上の導電体層上との間及び半導体チップ３
表面上の特定の電極（図２中のエミッタ電極Ｅ）と樹脂
ケース４の電極５との接続を、金属配線板１９を半田付
けすることによって行っている。半導体チップ３表面上
の電極の配置を工夫することにより、このような接続も
可能となる。
ワー半導体モジュールの断面図である。この実施の形態
では、半導体チップ３表面上の特定の電極（図２中のゲ
ート電極Ｇ）と制御用基板１１の配線パターンとの接続
を配線１８の半田付けによって行っている。さらに、半
導体チップ３表面上の特定の電極（図２中のエミッタ電
極Ｅ）と別な半導体チップ３が固着されている絶縁配線
基板２の表面上の導電体層上との間及び半導体チップ３
表面上の特定の電極（図２中のエミッタ電極Ｅ）と樹脂
ケース４の電極５との接続を、金属配線板１９を半田付
けすることによって行っている。半導体チップ３表面上
の電極の配置を工夫することにより、このような接続も
可能となる。
【００３０】さらにこの実施の形態のものでは、一つの
絶縁配線基板２上の導電体層と外部端子８との間の電気
的接続を、従来のようなボンディングワイヤを用いるこ
となしに、外部端子８を絶縁配線基板２表面上の導電体
層と一体化形成することにより実現している。
絶縁配線基板２上の導電体層と外部端子８との間の電気
的接続を、従来のようなボンディングワイヤを用いるこ
となしに、外部端子８を絶縁配線基板２表面上の導電体
層と一体化形成することにより実現している。
【００３１】図７はこの発明のさらに他の実施の形態に
よるパワー半導体モジュールの断面図である。この実施
の形態では、半導体チップ３表面上の複数の各電極及び
一つの絶縁配線基板２表面上の導電体層と制御用基板１
１の配線パターンとの電気的接続を、圧接機構により行
うようにした場合である。この圧接機構としては内部に
スプリングが挿入された圧接用の金属ピン２０が用いら
れる。
よるパワー半導体モジュールの断面図である。この実施
の形態では、半導体チップ３表面上の複数の各電極及び
一つの絶縁配線基板２表面上の導電体層と制御用基板１
１の配線パターンとの電気的接続を、圧接機構により行
うようにした場合である。この圧接機構としては内部に
スプリングが挿入された圧接用の金属ピン２０が用いら
れる。
【００３２】なお、上記各実施の形態において、半導体
チップのコレクタ電極と接続されている絶縁配線基板２
表面上の導電体層と外部端子８との電気的接続を溶接に
よって行うこともできる。
チップのコレクタ電極と接続されている絶縁配線基板２
表面上の導電体層と外部端子８との電気的接続を溶接に
よって行うこともできる。
【００３３】図８はこの発明の別の実施の形態によるパ
ワー半導体モジュールの断面図である。この実施の形態
では、図１中の金属ベース１として平板状のものではな
く、自冷、水冷、空冷など各種方式による金属放熱フィ
ン２３を用いるようにしたものである。なお、図６、図
７の実施の形態においても、金属ベース１としての放熱
フィン２３を用いることができる。
ワー半導体モジュールの断面図である。この実施の形態
では、図１中の金属ベース１として平板状のものではな
く、自冷、水冷、空冷など各種方式による金属放熱フィ
ン２３を用いるようにしたものである。なお、図６、図
７の実施の形態においても、金属ベース１としての放熱
フィン２３を用いることができる。
【００３４】この発明は上記実施の形態に限定されるも
のではなく、種々の変形が可能であることはいうまでも
ない。例えば図１に示した実施の形態では、樹脂ケース
４に制御用基板１１を固定するために、樹脂ケース４の
上部付近内側に段差部１２を設け、この段差部１２に制
御用基板１１を載置し、接着剤等を用いて固定する場合
について説明したが、これは段差に加えて、ストライプ
状の支持部を樹脂ケース４に一体成形してその上に制御
用基板１１を載置、固定するように構成してもよい。そ
の際は、制御用基板１１の開口部１３がストライプ状の
支持部に重ならないように配置する必要がある。
のではなく、種々の変形が可能であることはいうまでも
ない。例えば図１に示した実施の形態では、樹脂ケース
４に制御用基板１１を固定するために、樹脂ケース４の
上部付近内側に段差部１２を設け、この段差部１２に制
御用基板１１を載置し、接着剤等を用いて固定する場合
について説明したが、これは段差に加えて、ストライプ
状の支持部を樹脂ケース４に一体成形してその上に制御
用基板１１を載置、固定するように構成してもよい。そ
の際は、制御用基板１１の開口部１３がストライプ状の
支持部に重ならないように配置する必要がある。
【００３５】
【発明の効果】以上説明したようにこの発明によれば、
理想的な半導体チップ配置とし、小型で低インダクタン
ス性能を合わせ持つ半導体装置を提供することができ
る。
理想的な半導体チップ配置とし、小型で低インダクタン
ス性能を合わせ持つ半導体装置を提供することができ
る。
【図１】この発明の第１の実施の形態に係るパワー半導
体モジュールの断面図。
体モジュールの断面図。
【図２】図１に示したパワー半導体モジュールの平面
図。
図。
【図３】図１に示したパワー半導体モジュールで使用さ
れる制御用基板の平面図。
れる制御用基板の平面図。
【図４】図３とは異なる制御用基板の平面図。
【図５】図１のパワー半導体モジュールの等価回路図。
【図６】この発明の他の実施の形態によるパワー半導体
モジュールの断面図。
モジュールの断面図。
【図７】この発明のさらに他の実施の形態によるパワー
半導体モジュールの断面図。
半導体モジュールの断面図。
【図８】この発明の別の実施の形態によるパワー半導体
モジュールの断面図。
モジュールの断面図。
【図９】従来のパワー半導体モジュールの断面図。
【図１０】図９に示した従来のパワー半導体モジュール
の平面図。
の平面図。
１…金属ベース、
２…絶縁配線基板、
３…半導体チップ、
４…樹脂ケース、
５…電極、
６、６ａ、６ｂ…ボンディングワイヤ、
７…信号配線、
８…外部端子、
１２…段差部、
１３…開口部、
１４…制御信号電極、
１５…実装部品、
１６…切欠部、
１７…基板の隙間、
１８…配線、
１９…金属配線板、
２０…圧接用の金属ピン、
２３…放熱フィン。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−283638（ＪＰ，Ａ)
特開 平９−107068（ＪＰ，Ａ)
実開 平５−87956（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/48
H01L 25/07
H01L 25/18
H01L 21/60
Claims (18)
- 【請求項１】 金属ベースと、 上記金属ベース上に固着された絶縁配線基板と、 上記絶縁配線基板上に固着され、上面に制御電極を有す
る少なくとも１個の半導体チップと、 上記半導体チップの上方に設置され、半導体チップを制
御するための制御回路を構成する複数の部品が搭載さ
れ、かつ複数の配線パターンが形成された制御用基板
と、 上記半導体チップの制御電極と上記制御用基板の配線パ
ターンとをそれぞれ電気的に接続するボンディングワイ
ヤとを具備し、 上記絶縁配線基板は、互い対向する第１及び第２表面を
有する絶縁基板と、この絶縁基板の第１及び第２表面の
それぞれに形成された導電体層とからなること を特徴と
する半導体装置。 - 【請求項２】 前記制御用基板には、前記ボンディング
ワイヤが通過する開口部が形成されていることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記制御用基板には、前記ボンディング
ワイヤが通過する切り欠き部が形成されていることを特
徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記制御用基板が複数の部分に分割され
ることによって、前記ボンディングワイヤが通過する隙
間を各制御用基板部分相互間に有することを特徴とする
請求項１に記載の半導体装置。 - 【請求項５】 前記半導体チップは、前記絶縁配線基板
の前記第１もしくは第２表面に形成されている前記導電
体層上に半田によって固着されていることを特徴とする
請求項１に記載の半導体装置。 - 【請求項６】 前記金属ベースが放熱フィンであること
を特徴とする請求項１に記載の半導体装置。 - 【請求項７】 金属ベースと、 上記金属ベース上に固着された絶縁配線基板と、 上記絶縁配線基板上に固着され、上面に制御電極を有す
る少なくとも１個の半導体チップと、 上記半導体チップの上方に設置され、半導体チップを制
御するための制御回路を構成する複数の部品が搭載さ
れ、かつ複数の配線パターンが形成された制御用基板
と、 それぞれ一端及び他端を有し、一端が上記半導体チップ
の制御電極に半田により接続され、他端が上記制御用基
板の配線パターンに半田により接続された線状配線とを
具備し、 上記絶縁配線基板は、互い対向する第１及び第２表面を
有する絶縁基板と、この絶縁基板の第１及び第２表面の
それぞれに形成されている導電体層とからなること を特
徴とする半導体装置。 - 【請求項８】 前記半導体チップは、前記絶縁配線基板
の前記第１もしくは第２表面に形成されている前記導電
体層上に半田によって固着されていることを特徴とする
請求項７に記載の半導体装置。 - 【請求項９】 前記金属ベースが放熱フィンであること
を特徴とする請求項７に記載の半導体装置。 - 【請求項１０】 金属ベースと、 上記金属ベース上に固着された絶縁配線基板と、 上記絶縁配線基板上に固着され、上面に制御電極を有す
る少なくとも１個の半導体チップと、 上記半導体チップの上方に設置され、半導体チップを制
御するための制御回路を構成する複数の部品が搭載さ
れ、かつ複数の配線パターンが形成された制御用基板
と、 上記半導体チップの制御電極と上記制御用基板の配線パ
ターンとの間に設けられ、両者を電気的に接続する圧接
機構とを具備し、 上記絶縁配線基板は、互い対向する第１及び第２表面を
有する絶縁基板と、この絶縁基板の第１及び第２表面の
それぞれに形成されている導電体層とからなること を特
徴とする半導体装置。 - 【請求項１１】 前記圧接機構は、前記制御電極と前記
制御用基板の配線パターンとの間に設けられた圧接用の
金属ピンを含むことを特徴とする請求項１０に記載の半
導体装置。 - 【請求項１２】 前記半導体チップは、前記絶縁配線基
板の前記第１もしくは第２表面に形成されている前記導
電体層上に半田によって固着されていることを特徴とす
る請求項１０に記載の半導体装置。 - 【請求項１３】 前記金属ベースが放熱フィンであるこ
とを特徴とする請求項１０に記載の半導体装置。 - 【請求項１４】 金属ベースと、 互い対向する第１及び第２表面を有する絶縁基板及びこ
の絶縁基板の第１及び第２表面に形成されている第１及
び第２導電体層を有し、上記第１導電体層が半田によっ
て上記金属ベース上に固着された複数の絶縁配線基板
と、 互い対向する第１及び第２表面を有し、第１表面にはコ
レクタ電極が形成され、第２表面にはゲート電極とエミ
ッタ電極とが電気的に分離して形成され、コレクタ電極
が半田によって上記絶縁配線基板の第２導電体層上に固
着された少なくとも１個のＩＧＢＴチップと、 上記ＩＧＢＴチップの上方に設置され、ＩＧＢＴチップ
を制御するための制御回路を構成する複数の部品が搭載
され、かつ複数の配線パターンが形成された制御用基板
と、 上記ＩＧＢＴチップのゲート電極と上記制御用基板の配
線パターンとをそれぞれ電気的に接続するボンディング
ワイヤとを具備したことを特徴と半導体装置。 - 【請求項１５】 前記制御用基板には、前記ボンディン
グワイヤが通過する開口部が形成されていることを特徴
とする請求項１４に記載の半導体装置。 - 【請求項１６】 前記制御用基板には、前記ボンディン
グワイヤが通過する切り欠き部が形成されていることを
特徴とする請求項１４に記載の半導体装置。 - 【請求項１７】 前記制御用基板が複数の部分に分割さ
れることによって、前記ボンディングワイヤが通過する
隙間を各制御用基板部分相互間に有することを特徴とす
る請求項１４に記載の半導体装置。 - 【請求項１８】 前記金属ベースが放熱フィンであるこ
とを特徴とする請求項１４に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17597198A JP3410969B2 (ja) | 1997-06-30 | 1998-06-23 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-174505 | 1997-06-30 | ||
| JP17450597 | 1997-06-30 | ||
| JP17597198A JP3410969B2 (ja) | 1997-06-30 | 1998-06-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174433A JPH1174433A (ja) | 1999-03-16 |
| JP3410969B2 true JP3410969B2 (ja) | 2003-05-26 |
Family
ID=26496091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17597198A Expired - Fee Related JP3410969B2 (ja) | 1997-06-30 | 1998-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3410969B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243157A (ja) * | 2006-02-09 | 2007-09-20 | Diamond Electric Mfg Co Ltd | 半導体モジュール及びこれを備える半導体装置、並びに、半導体モジュールの製造方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4329961B2 (ja) * | 1999-11-15 | 2009-09-09 | 日本インター株式会社 | 複合半導体装置 |
| JP3602763B2 (ja) * | 2000-01-11 | 2004-12-15 | 株式会社三社電機製作所 | 電力用半導体モジュールの製造方法 |
| JP2001308264A (ja) * | 2000-04-21 | 2001-11-02 | Toyota Industries Corp | 半導体装置 |
| US6885097B2 (en) * | 2000-04-25 | 2005-04-26 | Kabushiki Kaisha Toyota Jidoshokki | Semiconductor device |
| JP4543542B2 (ja) * | 2000-11-27 | 2010-09-15 | 富士電機システムズ株式会社 | 半導体装置 |
| WO2002082541A1 (fr) * | 2001-04-02 | 2002-10-17 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur a puissance |
| JP4589009B2 (ja) * | 2004-01-09 | 2010-12-01 | 三菱電機株式会社 | 電力用半導体装置 |
| JP4513560B2 (ja) * | 2004-12-28 | 2010-07-28 | ダイキン工業株式会社 | パワーモジュールおよび空気調和機 |
| JP2006303006A (ja) * | 2005-04-18 | 2006-11-02 | Yaskawa Electric Corp | パワーモジュール |
| JP4640089B2 (ja) * | 2005-10-03 | 2011-03-02 | 日産自動車株式会社 | 電力変換装置 |
| KR101203466B1 (ko) * | 2006-04-20 | 2012-11-21 | 페어차일드코리아반도체 주식회사 | 전력 시스템 모듈 및 그 제조 방법 |
| JP2007329387A (ja) * | 2006-06-09 | 2007-12-20 | Mitsubishi Electric Corp | 半導体装置 |
| JP5272191B2 (ja) * | 2007-08-31 | 2013-08-28 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP4894784B2 (ja) | 2008-02-27 | 2012-03-14 | 三菱電機株式会社 | 半導体装置とその製造方法 |
| JP5387620B2 (ja) | 2011-05-31 | 2014-01-15 | 株式会社安川電機 | 電力変換装置、半導体装置および電力変換装置の製造方法 |
| US9433075B2 (en) | 2012-08-27 | 2016-08-30 | Mitsubishi Electric Corporation | Electric power semiconductor device |
| JP6012533B2 (ja) * | 2013-04-05 | 2016-10-25 | 三菱電機株式会社 | 電力用半導体装置 |
| JP6573890B2 (ja) * | 2014-01-30 | 2019-09-11 | クリー ファイエットヴィル インコーポレイテッド | 薄型で高度に構成可能な電流共有並列化広バンドギャップ電力デバイス電力モジュール |
| US9426883B2 (en) | 2014-01-30 | 2016-08-23 | Cree Fayetteville, Inc. | Low profile, highly configurable, current sharing paralleled wide band gap power device power module |
| WO2016030955A1 (ja) * | 2014-08-25 | 2016-03-03 | ルネサスエレクトロニクス株式会社 | 半導体装置および電子装置 |
| JP6413709B2 (ja) * | 2014-12-02 | 2018-10-31 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| WO2016121456A1 (ja) * | 2015-01-30 | 2016-08-04 | 三菱電機株式会社 | 半導体装置 |
| JP6485257B2 (ja) * | 2015-07-01 | 2019-03-20 | 富士電機株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP6416055B2 (ja) * | 2015-08-24 | 2018-10-31 | 三菱電機株式会社 | 半導体装置 |
| DE102022209559A1 (de) | 2022-09-13 | 2024-02-15 | Zf Friedrichshafen Ag | Halbbrückenmodul |
-
1998
- 1998-06-23 JP JP17597198A patent/JP3410969B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243157A (ja) * | 2006-02-09 | 2007-09-20 | Diamond Electric Mfg Co Ltd | 半導体モジュール及びこれを備える半導体装置、並びに、半導体モジュールの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1174433A (ja) | 1999-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3410969B2 (ja) | 半導体装置 | |
| US6060772A (en) | Power semiconductor module with a plurality of semiconductor chips | |
| US6501157B1 (en) | Substrate for accepting wire bonded or flip-chip components | |
| US6002147A (en) | Hybrid microwave-frequency integrated circuit | |
| JP3051011B2 (ja) | パワ−モジュ−ル | |
| US7714428B2 (en) | High power semiconductor package and method of making the same | |
| JP3512169B2 (ja) | マルチチップ半導体モジュール及びその製造方法 | |
| JPH064595Y2 (ja) | ハイブリッドｉｃ | |
| JP3927783B2 (ja) | 半導体部品 | |
| KR100598652B1 (ko) | 반도체장치 | |
| KR960012650B1 (ko) | 수지 봉지형 반도체 장치 | |
| JP6961902B2 (ja) | 部品実装体及び電子機器 | |
| JPH08274228A (ja) | 半導体搭載基板、電力用半導体装置及び電子回路装置 | |
| JP3133544B2 (ja) | 混成集積回路 | |
| JP3096536B2 (ja) | 混成集積回路 | |
| JP3162485B2 (ja) | マルチチップモジュール | |
| JPH06216526A (ja) | 薄膜多層配線基板 | |
| JP2828753B2 (ja) | 混成集積回路装置 | |
| JPH08213497A (ja) | 半導体装置及びその製造方法 | |
| JPH06132473A (ja) | ハイブリッドｉｃ | |
| JPH10150065A (ja) | チップサイズパッケージ | |
| JP3205272B2 (ja) | 半導体装置 | |
| JP3248117B2 (ja) | 半導体装置 | |
| JP2002198467A (ja) | 半導体装置 | |
| KR100206975B1 (ko) | 반도체 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080320 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090320 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100320 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100320 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110320 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120320 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130320 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130320 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140320 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |