JP6485257B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
パワー半導体モジュール（半導体装置）では、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＦＷＤ（Free Wheeling Diode）等の半導体チップを含み、電力変換装置として広く用いられている。
このような半導体装置では、絶縁基板と、当該絶縁基板上に形成された銅箔により構成される回路パターンとを有する積層基板において、銅箔上に上記半導体チップが配置されて、当該積層基板がケース内に収納される。さらに、ケース内の積層基板及び半導体チップに対して配線されて、半導体チップの電極間と、半導体チップの電極及び外部電極端子と、がワイヤにより電気的にそれぞれ接続されて、ケース内のこれらの構成が樹脂により封止される（例えば、特許文献１参照）。
特開２０００−３２３６４６号公報
ところで、半導体装置は、半導体チップの高機能化に伴い、一素子当たりの制御信号系の配線数が増加する傾向にある。そこで、半導体装置のケース内では配線の複雑化を抑制するために、例えば、積層基板上に回路パターン等を形成し、当該回路パターンを利用した配線の引き回しを行って、配線接続を簡素化することが試みられている。
しかしながら、配線数が多いと、回路パターンを利用しても配線の引き回しが複雑となり、組み立て性が低下し、配線工数が増加する。また、制御信号系の配線であるために、引き回しの仕方によっては、スイッチング時に発生する磁場等が製品特性に影響し、誤動作が発生するおそれがある。
本発明は、このような点を鑑みてなされたものであり、配線接続が簡素化された半導体装置及び半導体装置の製造方法を提供することを目的とする。
本発明の一観点によれば、絶縁基板と、前記絶縁基板のおもて面に配置された回路板とを有する積層基板と、前記回路板に配置された半導体チップと、前記積層基板及び前記半導体チップを収納する収納領域を備えるケースと、第１面及び前記第１面に対向する第２面を備え、前記第１面及び第２面から突出する外部接続端子を保持している端子ブロックと、第１主面及び前記第１主面に対向する第２主面を備え、前記収納領域の周縁に配置され、前記端子ブロックの前記第２面側に保持され、前記半導体チップの制御電極と接続部材により電気的に接続され、かつ、前記外部接続端子と接続されたプリント基板と、を有する半導体装置が提供される。
また、本発明の一観点によれば、第１面及び前記第１面に対向する第２面を備え、前記第１面及び第２面から突出する外部接続端子を保持している端子ブロックと、第１主面及び前記第１主面に対向する第２主面を備えるプリント基板と、を準備し、前記外部接続端子を前記プリント基板に圧入し、前記端子ブロックの前記第２面側に前記プリント基板を保持しながら、前記端子ブロックの周囲に加熱された樹脂を配置し、前記端子ブロック及び前記プリント基板を一体成形してケースを形成する半導体装置の製造方法が提供される。
開示の技術によれば、配線接続が簡素される。
第１の実施の形態の半導体装置の斜視図である。 第１の実施の形態の半導体装置の製造方法を示すフローチャートである。 第１の実施の形態の半導体装置の絶縁基板に部品搭載した斜視図である。 第１の実施の形態の半導体装置の端子ブロックの斜視図である。 第１の実施の形態の半導体装置の端子ブロックの他の例の斜視図である。 第１の実施の形態の半導体装置のプリント基板及び端子ブロックの斜視図（その１）である。 第１の実施の形態の半導体装置のプリント基板及び端子ブロックの斜視図（その２）である。 第１の実施の形態の半導体装置のプロント基板及び積層基板の要部断面図である。 第１の実施の形態の半導体装置のケースの平面図である。 第１の実施の形態の半導体装置のケースの裏面図である。 第１の実施の形態の半導体装置内に構成された回路構成を示す回路図である。 参考例の半導体装置の平面図である。 第２の実施の形態の半導体装置の斜視図である。 第２の実施の形態の半導体装置の製造方法を示すフローチャートである。 第２の実施の形態の半導体装置のバスバーブロックの平面図である。 第２の実施の形態の半導体装置の絶縁基板が収納されたケースの平面図である。
以下、図面を参照して実施の形態について説明する。
［第１の実施の形態］
まず、第１の実施の形態の半導体装置について、図１を用いて説明する。
図１は、第１の実施の形態の半導体装置の斜視図である。
半導体装置１００は、ケース１１０と、ケース１１０の収納部１１２ａ，１１２ｂ，１１２ｃにそれぞれ収納された積層基板１４０とを含む。
半導体装置１００は、Ｐ端子１１３ａ，１１３ｂ，１１３ｃに正極が、Ｎ端子１１４ａ，１１４ｂ，１１４ｃに負極がそれぞれ接続されて、各制御端子１２１，１３１に制御信号が印加されて、Ｕ端子１１５ａ、Ｖ端子１１５ｂ、Ｗ端子１１５ｃから制御信号に応じた出力が得られるものである。
なお、このような半導体装置１００を構成するケース１１０と、ケース１１０に収納される積層基板１４０との詳細については後述する。
ここで、半導体装置１００の製造方法について、図２を用いて説明する。
図２は、第１の実施の形態の半導体装置の製造方法を示すフローチャートである。
［ステップＳ１１］ プリント基板１１９ａ，１１９ｂ及び端子ブロック１２０，１３０を用意する（ステップＳ１１ａ）。また、積層基板１４０を用意する（ステップＳ１１ｂ）。ステップＳ１１ａにおいて、端子ブロック１２０，１３０の制御端子１２１，１３１は、それぞれプリント基板１１９ａ，１１９ｂに圧入され、プリント基板１１９ａ，１１９ｂを端子ブロック１２０，１３０の下面側に保持する。
ここで、積層基板１４０について、図３を用いて説明する。
図３は、第１の実施の形態の半導体装置の絶縁基板に部品搭載した斜視図である。
積層基板１４０は、絶縁基板１４１の下面に銅等により構成された放熱板（図示を省略）と、絶縁基板１４１の上面に銅箔等により構成された回路板１４２ａ，１４２ｂとがそれぞれ配置されている。
回路板１４２ａ上には、例えば、銅により構成された導電端子１４３ａが図中下側に配置され、半導体チップ１４４ａ，１４４ｂ，１４４ｃ（のコレクタ電極側）がはんだを介して一列に配置されている。さらに、一列に配置された半導体チップ１４４ａ，１４４ｂ，１４４ｃの各エミッタ電極に直線状のリードフレーム１４５ａがはんだを介して配置されて、半導体チップ１４４ａ，１４４ｂ，１４４ｃの各エミッタ電極が電気的に接続されている。
回路板１４２ｂ上には、例えば、銅により構成された導電端子１４３ｂが図中上側に配置され、半導体チップ１４６ａ，１４６ｂ，１４６ｃ（のコレクタ電極側）がはんだを介して一列に配置されている。さらに、一列に配置された半導体チップ１４６ａ，１４６ｂ，１４６ｃの各エミッタ電極に直線状のリードフレーム１４５ｂがはんだを介して配置されて、半導体チップ１４６ａ，１４６ｂ，１４６ｃの各エミッタ電極が電気的に接続されている。
半導体チップ１４４ａ，１４４ｂ，１４４ｃ、１４６ａ，１４６ｂ，１４６ｃとしてＩＧＢＴ、ＭＯＳＦＥＴやＦＷＤ等が用いられる。図３は半導体チップ１４４ａ等としてＲＣ−ＩＧＢＴ（Reverse Conducting IGBT：逆導通IGBT）を用いた例を示している。半導体チップ１４４ａ等はそれぞれ主電極（エミッタ電極及びコレクタ電極）に加えて、ゲート端子、センス端子やチップ温度測定用端子に接続される複数の制御電極１４４ａｃ，１４４ｂｃ，１４４ｃｃ、１４６ａｃ，１４６ｂｃ，１４６ｃｃを備えている。
なお、図３は、半導体チップ１４４ａ，１４４ｂ，１４４ｃのエミッタ電極をリードフレーム１４５ａで接続した場合を例示している。しかしながら、半導体チップ１４４ａ，１４４ｂ，１４４ｃのエミッタ電極の接続は、リードフレーム１４５ａに限らず、アルミニウム等で構成されるワイヤで行うことも可能である。半導体チップ１４６ａ，１４６ｂ，１４６ｃについても同様にワイヤで接続することが可能である。
次いで、端子ブロック１２０，１３０について図４〜図７を用いて説明する。
図４は、第１の実施の形態の半導体装置の端子ブロックの斜視図であり、図５は、第１の実施の形態の半導体装置の端子ブロックの他の例の斜視図である。
また、図６及び図７は、第１の実施の形態の半導体装置のプリント基板及び端子ブロックの斜視図である。なお、図６及び図７では、端子ブロック１２０，１３０をプリント基板１１９ａに配置している場合を示している。
図４のように、端子ブロック１２０，１３０は、制御端子（外部接続端子）１２１，１３１を一体成形して樹脂により構成されており、略直方体状を成している。端子ブロック１２０，１３０の下面（第２面）側には、２つの突起により規定された隙間１２２，１３２がそれぞれ形成されている。端子ブロック１２０，１３０の下面はそれぞれプリント基板１１９ａに対して設置される面である。なお、隙間１２２，１３２は、端子ブロック１２０，１３０の図中正面側から裏面側に貫通している。また、端子ブロック１２０，１３０の互いに対向する面側には、段差部１２３，１３３がそれぞれ形成されている。端子ブロック１２０，１３０は図５に示す上面、下面から制御端子１５１が突出して一体成形された端子ブロック１５０のように単純な直方体状の樹脂本体を備えてもよい。
このような端子ブロック１２０，１３０は、複数の制御端子１２１，１３１を保持している。制御端子１２１，１３１は、両端部が、胴体部よりも厚く構成されている。端子ブロック１２０，１３０は、このような制御端子１２１，１３１の胴体部を保持し、胴体部よりも厚く構成された両端部は端子ブロック１２０，１３０の図中上面（第１面）及び下面（第２面）にそれぞれ突出している。後述するように、端子ブロック１２０，１３０の図中下面側に突出している制御端子１２１，１３１の下端部は、プリント基板１１９ａに設けられたスルーホールに圧入（プレスフィット）されている。なお、制御端子１２１，１３１は、図６では、端子ブロック１２０，１３０に対して２列形成されている。これにより、制御端子１２１，１３１を一列形成する場合と比較して、端子ブロック１２０，１３０に保持させる制御端子１２１，１３１の本数を増加させることができる。また、端子ブロック１２０，１３０は、制御端子１２１，１３１を２列に限らず、３列以上にすることで、保持させる制御端子１２１，１３１の本数をより増加させることができる。端子ブロック１２０，１３０は、プリント基板１１９ａの一端部に配置されている。
なお、ケース１１０の形成で用いられるプリント基板（回路配線基板）１１９ａは、導電性材料からなる配線層と、耐熱性の高い材料からなる基板とを含み、配線層に電気的に接続される電極１１９ａ１がおもて面に複数配列されている。配線層の構成は単層、両面に積層された構成あるいは多層構成のいずれでもよい。また、プリント基板１１９ａは、上面（第１主面）から下面（第２主面）へ貫通する複数の貫通孔１１９ａ２が形成されている。後述するようにプリント基板１１９ａをケース１１０に一体成形する際に、当該貫通孔１１９ａ２にケース１１０の樹脂が入り込むことで、プリント基板１１９ａがケース１１０に固着しやすくなる。好ましくは、複数の貫通孔１１９ａ２は整列した複数の電極１１９ａ１を間に挟むように配置される。電極１１９ａ１の周囲を貫通孔１１９ａ２内の樹脂で固定することにより、後のステップにおけるワイヤ１４８の接続の信頼性を向上できる。
また、プリント基板１１９ａの裏面に銅によるパターンを形成しておき、当該パターンの表面に黒化処理により意図的に凹凸を設けておいてもよい。これにより、プリント基板１１９ａをケース１１０に一体成形する際に、裏面の凹凸がケース１１０と馴染んで、プリント基板１１９ａがケース１１０に固着しやすくなる。下面側の配線層のベタパターンはシールドとして用いることもできる。プリント基板１１９ａの下面にレジスト等の残渣がないほうが好ましい。
このようなプリント基板１１９ａに、端子ブロック１２０，１３０の下面から突出した制御端子１２１，１３１の下端部が圧入（プレスフィット）により接続されて、端子ブロック１２０，１３０が配置されている。これにより、プリント基板１１９ａと制御端子１２１，１３１とが電気的に接続される。図７に示すように、制御端子１２１，１３１の端部がプリント基板１１９ａ，１１９ｂの下面側に露出もしくは突出してもよい。
なお、制御端子１２１，１３１の下端部が胴体部と同じ厚さである場合には、プリント基板１１９ａに対して圧入せずにはんだにより接続することも可能である。この場合には、プリント基板１１９ａに（プリント基板１１９ａのおもて面側から）貫通させた制御端子１２１，１３１の下端部をプリント基板１１９ａの裏面側ではんだ付けする。しかし、はんだは、温度によっては溶融し、溶融したはんだは樹脂に入り込んでしまう場合がある。このように溶融したはんだの樹脂への流入を防止するためにも、プリント基板１１９ａの裏面側の制御端子１２１，１３１のはんだ付け部をエポキシ樹脂で覆い、当該エポキシ樹脂を硬化させる処理を行うとよい。したがって、プリント基板１１９ａに制御端子１２１，１３１を取り付ける際には、半田を用いるよりも、圧入を行う方が好ましい。
また、プリント基板１１９ａには、制御回路を設け、制御端子１２１，１３１と電気的に接続された電子部品等を搭載することもできる。なお、後述するプリント基板１１９ｂも、プリント基板１１９ａと同様の構成を成し、同様に取り扱うことができる。
このような積層基板１４０、プリント基板１１９ａ，１１９ｂ及び端子ブロック１２０，１３０が用意される。
［ステップＳ１２］ 端子ブロック１２０，１３０が配置されたプリント基板１１９ａ，１１９ｂ、配線端子１１６，１１７，１１８、Ｐ端子１１３ａ，１１３ｂ，１１３ｃ、Ｎ端子１１４ａ，１１４ｂ，１１４ｃ、Ｕ端子１１５ａ、Ｖ端子１１５ｂ、Ｗ端子１１５ｃ等を一体成形により樹脂を用いてケース１１０を形成する。
このようにして形成されたケース１１０について、図９及び図１０を用いて説明する。
図９は、第１の実施の形態の半導体装置のケースの平面図であり、図１０は、第１の実施の形態の半導体装置のケースの裏面図である。
ケース１１０は、例えば、射出成形により樹脂を用いて形成され、中央部に凹部が形成された枠型状を成している。中央部の凹部内には、上記積層基板１４０がそれぞれ収納される収納部１１２ａ，１１２ｂ，１１２ｃが形成されている。収納部１１２ａの周縁部には、（ケース１１０の短手方向に沿って）プリント基板１１９ａ，１１９ｂが配置されている。収納部１１２ｂの周縁部には、（ケース１１０の短手方向に沿って）一対のプリント基板１１９ａが配置されている。収納部１１２ｃの周縁部には、（ケース１１０の短手方向に沿って）プリント基板１１９ａ，１１９ｂが配置されている。また、各プリント基板１１９ａ，１１９ｂは、ケース１１０に一体成形により配置されている。なお、このようにして配置された各プリント基板１１９ａ上には、樹脂で構成された樹脂梁１１１ａ，１１１ｂがそれぞれ設置されている。樹脂梁１１１ａ，１１１ｂによりケース１１０の短手方向に係る圧力が支持される。
このようなケース１１０の収納部１１２ａに対して、ケース１１０の長手方向の一方の辺側（図中下側）にはＰ端子１１３ａと、Ｎ端子１１４ａとが、他方の辺側（図中上側）にはＵ端子１１５ａがそれぞれ設けられている。同様にして、収納部１１２ｂに対して、ケース１１０の長手方向の一方の辺側（図中下側）にはＰ端子１１３ｂと、Ｎ端子１１４ｂとが、他方の辺側（図中上側）にはＶ端子１１５ｂがそれぞれ設けられている。また、収納部１１２ｃに対して、長手方向の一方の辺側（図中下側）にはＰ端子１１３ｃと、Ｎ端子１１４ｃとが、他方の辺側（図中上側）にはＷ端子１１５ｃがそれぞれ設けられている。
各収納部１１２ａ，１１２ｂ，１１２ｃには、Ｕ端子１１５ａ、Ｖ端子１１５ｂ、Ｗ端子１１５ｃに電気的に接続され、プリント基板１１９ａ，１１９ｂに平行に、後述する配線端子１１８の手前まで延伸する配線端子１１６が配置されている。また、各収納部１１２ａ，１１２ｂ，１１２ｃには、Ｎ端子１１４ａ，１１４ｂ，１１４ｃに電気的に接続され、Ｎ端子１１４ａ，１１４ｂ，１１４ｃからプリント基板１１９ａ，１１９ｂに平行に配線端子１１６の手前まで延伸する配線端子１１７が配置されている。さらに、各収納部１１２ａ，１１２ｂ，１１２ｃには、Ｐ端子１１３ａ，１１３ｂ，１１３ｃに電気的に接続され、Ｐ端子１１３ａ，１１３ｂ，１１３ｃから突出する配線端子１１８が配置されている。
また、収納部１１２ａのＵ端子１１５ａ側のプリント基板１１９ａ，１１９ｂには、端子ブロック１２０，１３０がそれぞれ配置されており、制御端子１２１，１３１がプリント基板１１９ａ，１１９ｂと電気的に接続されている。なお、端子ブロック１２０，１３０は、ケース１１０の長手方向の辺のＵ端子１１５ａ、Ｖ端子１１５ｂ、Ｗ端子１１５ｃ近傍にそれぞれ配置されている。
端子ブロック１２０，１３０は、一体成形することによりケース１１０の樹脂に一体化される。二次成形時に、端子ブロック１２０，１３０の上面、下面あるいは上面及び下面の間の側面（第３面）が加熱された樹脂と溶着することにより、端子ブロック１２０，１３０はケース１１０に接合される。図示した例では側面は上面及び下面に接続している。樹脂として例えばポリフェニレンサルファイド（ＰＰＳ）等の熱可塑性樹脂を用いることができる。制御端子１２１，１３１を保持する端子ブロック１２０，１３０を成形（一次成形）する際、ブロック本体の樹脂をケース１１０の樹脂と同種若しくは同一とするとよい。端子ブロック１２０，１３０とケース１１０の樹脂を同種の材料から選択することにより、二次成形が容易となる。
二次成形の際、段差部１２３，１３３の上面側にケース１１０の一部が配置されるよう、樹脂で覆い一体成形することにより端子ブロック１２０，１３０とケース１１０の接合が強固になり得る。プリント基板１１９ａ，１１９ｂの下面（第２主面）側に露出もしくは突出した制御端子１２１，１３１の端部がケース１１０と接するよう一体成形することにより、プリント基板１１９ａ，１１９ｂが端子ブロック１２０，１３０の下面（第２面）側とケース１１０の間に保持（サンドイッチ）されるので、プリント基板１１９ａ，１１９ｂはケース１１０に強固に固定され得る。さらに、端子ブロック１２０，１３０の隙間１２２，１３２内に樹脂を流入させ、ケース１１０の一部が隙間１２２，１３２内に配置され端子ブロック１２０，１３０と接合し、かつ制御端子１２１，１３１と接するようにしてもよい。サンドイッチ構造によりプリント基板１１９ａ，１１９ｂをケース１１０に確実に固着できる。
ここで、ケース１１０に一次成形されたプリント基板１１９ａについて、図８を用いて説明する。
図８は、第１の実施の形態の半導体装置のプロント基板及び積層基板の要部断面図である。
図８は図１の一点鎖線Ｘ−Ｘにおける要部断面図である。図示するように、プリント基板１１９ａは、その端部がケース１１０から収納部（収納領域）１１２ａの内側へ、すなわち積層基板１４０側へ張り出している。張り出した端部は二次成形の際、プリント基板１１９ａを金型で挟んだ結果、形成される。また、図６及び図７に示したように、プリント基板１１９ａの整列した電極１１９ａ１及び貫通孔１１９ａ２は、張り出した端部に沿って配置されている。
なお、ステップＳ１２では、ケース１１０の形成に、配線端子１１６，１１７を一体成形する場合を例に挙げて説明した。この場合に限らず、ケース１１０は、配線端子１１６，１１７を除いて、他の構成を一体成形して、形成した後で、配線端子１１６，１１７を所定位置に溶接して接合することも可能である。
［ステップＳ１３］ ステップＳ１２で形成したケース１１０に、ステップＳ１１ｂで用意した積層基板１４０を収納する。そして、プリント基板１１９ａ上に樹脂梁１１１ａ，１１１ｂを取り付ける。
具体的には、図３で説明した積層基板１４０を銅板あるいは冷却器に設置する。銅板あるいは冷却器に設置された積層基板１４０が、図９及び図１０で説明したケース１１０の収納部１１２ａ，１１２ｂ，１１２ｃにそれぞれ収納されるように、ケース１１０を接着する。収納の際、積層基板１４０の導電端子１４３ｂとリードフレーム１４５ａとが、ケース１１０の配線端子１１６（の裏面側）に接合される。また、積層基板１４０のリードフレーム１４５ｂが、ケース１１０の配線端子１１７（の裏面側）に接合される。さらに、積層基板１４０の導電端子１４３ａが、ケース１１０の配線端子１１８（の裏面側）に接合される。この後、プリント基板１１９ａ上に樹脂梁１１１ａ，１１１ｂを取り付ける。
［ステップＳ１４］ 半導体チップ１４４ａ，１４４ｂ，１４４ｃのゲート電極等の制御電極とプリント基板１１９ａとをワイヤ１４８で接続して、半導体チップ１４６ａ，１４６ｂ，１４６ｃのゲート電極等の制御電極とプリント基板１１９ｂとをワイヤ１４８で接続する。
これにより、図１に示されるような、半導体装置１００の構造が得られる。
なお、各制御電極がプリント基板１１９ａに沿って整列する様、半導体チップ１４４ａ，１４４ｂ，１４４ｃを配置するとよい。半導体チップ１４６ａ，１４６ｂ，１４６ｃについても同様である。このような配置によりワイヤ１４８による接続が容易になる。半導体チップ１４４ａ等としてＲＣ−ＩＧＢＴを用いると図３に示すように制御電極の整列が容易になる。
［ステップＳ１５］ ケース１１０の凹部内の積層基板１４０、プリント基板１１９ａ，１１９ｂ、樹脂梁１１１ａ，１１１ｂ、配線端子１１６，１１７，１１８、ワイヤ１４８等を封止樹脂で封止し、封止樹脂を硬化する。これにより半導体装置１００が完成する。
なお、この際、樹脂を、端子ブロック１２０，１３０の隙間１２２，１３２内にも流入させて、隙間１２２，１３２内で制御端子１２１，１３１を樹脂封止してもよい。このように封止することにより制御端子１２１，１３１のプリント基板１１９ａ，１１９ｂに対する固着をより確実なものにできる。さらに、端子ブロック１２０，１３０を封止する際に、端子ブロック１２０，１３０の段差部１２３，１３３を樹脂で覆ってもよい。これにより、端子ブロック１２０，１３０がプリント基板１１９ａ，１１９ｂに押圧されることで、制御端子１２１，１３１のプリント基板１１９ａ，１１９ｂ対する固着をより確実なものにできる。このため、段差部１２３，１３３は、図４の位置に限らず、端子ブロック１２０，１３０のプリント基板１１９ａに配置される面に対して垂直な面であればどこでも構わず、また、一か所の面に限らず、複数の面に形成しても構わない。封止樹脂として例えばエポキシ樹脂を用いることができる。
次に、このような半導体装置１００で構成される回路構成について図１、図３並びに図１１を用いて説明する。
図１１は、第１の実施の形態の半導体装置内に構成された回路構成を示す回路図である。
半導体装置１００の収納部１１２ａの積層基板１４０（図１及び図３）においては、Ｐ端子１１３ａに配線端子１１８を介して電気的に接続されている導電端子１４３ａは、回路板１４２ａを経由して、半導体チップ１４４ａ，１４４ｂ，１４４ｃのコレクタ電極に電気的に接続されている。半導体チップ１４４ａ，１４４ｂ，１４４ｃのエミッタ電極に電気的に接続されているリードフレーム１４５ａに、配線端子１１６が電気的に配線され、配線端子１１６は、Ｕ端子１１５ａに電気的に接続されている。
導電端子１４３ｂは、Ｕ端子１１５ａに電気的に接続されている配線端子１１６に電気的に接続されており、回路板１４２ｂを経由して、半導体チップ１４６ａ，１４６ｂ，１４６ｃのコレクタ電極に電気的に接続されている。半導体チップ１４６ａ，１４６ｂ，１４６ｃのエミッタ電極に電気的に接続されているリードフレーム１４５ｂに、配線端子１１７が電気的に配線され、配線端子１１７は、Ｎ端子１１４ａに電気的に接続されている。
また、半導体装置１００の収納部１１２ｂの積層基板１４０（図１及び図３）においては、Ｐ端子１１３ｂに配線端子１１８を介して電気的に接続されている導電端子１４３ａは、回路板１４２ａを経由して、半導体チップ１４４ａ，１４４ｂ，１４４ｃのコレクタ電極に電気的に接続されている。半導体チップ１４４ａ，１４４ｂ，１４４ｃのエミッタ電極に電気的に接続されているリードフレーム１４５ａに、配線端子１１６が電気的に配線され、配線端子１１６は、Ｖ端子１１５ｂに電気的に接続されている。
導電端子１４３ｂは、Ｖ端子１１５ｂに電気的に接続されている配線端子１１６に電気的に接続されており、回路板１４２ｂを経由して、半導体チップ１４６ａ，１４６ｂ，１４６ｃのコレクタ電極に電気的に接続されている。半導体チップ１４６ａ，１４６ｂ，１４６ｃのエミッタ電極に電気的に接続されているリードフレーム１４５ｂに、配線端子１１７が電気的に配線され、配線端子１１７は、Ｎ端子１１４ｂに電気的に接続されている。
また、半導体装置１００の収納部１１２ｃの積層基板１４０（図１及び図３）においては、Ｐ端子１１３ｃに配線端子１１８を介して電気的に接続されている導電端子１４３ａは、回路板１４２ａを経由して、半導体チップ１４４ａ，１４４ｂ，１４４ｃのコレクタ電極に電気的に接続されている。半導体チップ１４４ａ，１４４ｂ，１４４ｃのエミッタ電極に電気的に接続されているリードフレーム１４５ａに、配線端子１１６が電気的に配線され、配線端子１１６は、Ｗ端子１１５ｃに電気的に接続されている。
導電端子１４３ｂは、Ｗ端子１１５ｃに電気的に接続されている配線端子１１６に電気的に接続されており、回路板１４２ｂを経由して、半導体チップ１４６ａ，１４６ｂ，１４６ｃのコレクタ電極に電気的に接続されている。半導体チップ１４６ａ，１４６ｂ，１４６ｃのエミッタ電極に電気的に接続されているリードフレーム１４５ｂに、配線端子１１７が電気的に配線され、配線端子１１７は、Ｎ端子１１４ｃに電気的に接続されている。
このような構成により、半導体装置１００の内部には、図１１に示す回路が構成される。
したがって、Ｐ端子１１３ａに正極が、Ｎ端子１１４ａに負極が接続された状態で、制御端子１２１，１３１及びプリント基板１１９ａ，１１９ｂを経由して外部回路との間で制御信号が入出力される。この制御信号に応じて、プリント基板１１９ａ，１１９ｂ及びワイヤ１４８を経由して、半導体チップ１４４ａ，１４４ｂ，１４４ｃ並びに半導体チップ１４６ａ，１４６ｂ，１４６ｃのゲート電極に制御信号が入力されて、制御信号に応じてＵ端子１１５ａから出力される。
また、Ｐ端子１１３ｂに正極が、Ｎ端子１１４ｂに負極が接続された状態で、制御端子１２１，１３１及びプリント基板１１９ａ，１１９ｂを経由して制御信号が入出力される。この制御信号に応じて、プリント基板１１９ａ，１１９ｂ及びワイヤ１４８を経由して、半導体チップ１４４ａ，１４４ｂ，１４４ｃ並びに半導体チップ１４６ａ，１４６ｂ，１４６ｃのゲート電極に制御信号が入力されて、制御信号に応じてＶ端子１１５ｂから出力される。
また、Ｐ端子１１３ｃに正極が、Ｎ端子１１４ｃに負極が接続された状態で、制御端子１２１，１３１及びプリント基板１１９ａ，１１９ｂを経由して制御信号が入出力される。この制御信号に応じて、プリント基板１１９ａ，１１９ｂ及びワイヤ１４８を経由して、半導体チップ１４４ａ，１４４ｂ，１４４ｃ並びに半導体チップ１４６ａ，１４６ｂ，１４６ｃのゲート電極に制御信号が入力されて、制御信号に応じてＷ端子１１５ｃから出力される。
次に、半導体装置１００に対する参考例として、別の半導体装置について、図１２を用いて説明する。
図１２は、参考例の半導体装置の平面図である。
半導体装置３００は、ケース３１０と、ケース３１０の中央部に設けられた収納部３３０に収納された３つの積層基板３２０とを有する。
ケース３１０は、射出形成により、樹脂を用いて、制御端子３１１と、制御端子３１１に電気的に接続されている制御電極３１２と、Ｐ端子３１３ａ，３１３ｂ，３１３ｃと、Ｎ端子３１４ａ，３１４ｂ，３１４ｃと、Ｕ端子３１５ａ、Ｖ端子３１５ｂ、Ｗ端子３１５ｃとが一体成形されている。
積層基板３２０は、絶縁基板３２１の下面に放熱板（図示を省略）と、絶縁基板３２１の上面に回路板３２２ａ，３２２ｂ，３２２ｃ，３２２ｄ，３２２ｅ，３２２ｆとが形成されている。さらに、回路板３２２ｂ，３２２ｆ上に半導体チップ３２３ａ，３２３ｂ，３２３ｃ，３２３ｄがそれぞれはんだを介して配置されている。
このような積層基板３２０がケース３１０の収納部３３０に収納されて、制御電極３１２と、回路板３２２ａ，３２２ｃ，３２２ｄと、半導体チップ３２３ａ，３２３ｂ，３２３ｃ，３２３ｄの主端子との間がワイヤ３２４により接続されている。
このような半導体装置３００では、図１２に示されるように、制御信号を半導体チップ３２３ａ，３２３ｂ，３２３ｃ，３２３ｄに入力するために、配線が、制御端子３１１と電気的に接続されている制御電極３１２から、回路板３２２ｃ，３２２ｄに引き回されている。さらに、半導体チップ３２３ａ，３２３ｂ，３２３ｃ，３２３ｄからワイヤ３２４が１０本配線されており、ワイヤ３２４の配線が複雑化している。このような配線のために、組み立て性が低下し、配線工数が増加する。また、制御信号系の配線であるために、引き回しの仕方によっては、スイッチング時に発生する磁場等が製品特性に影響し、誤動作が発生するおそれがある。
一方、半導体装置１００では、ケース１１０の積層基板１４０を収納する収納部１１２ａ，１１２ｂ，１１２ｃの周縁部にプリント基板１１９ａ，１１９ｂを設けた。プリント基板１１９ａ，１１９ｂに制御信号を出力する制御端子１２１，１３１を保持する端子ブロック１２０，１３０をプリント基板１１９ａ，１１９ｂに設け、半導体チップ１４４ａ，１４４ｂ，１４４ｃ及び半導体チップ１４６ａ，１４６ｂ，１４６ｃのゲート電極と、プリント基板１１９ａ，１１９ｂとをワイヤ１４８により電気的に接続するようにした。
これにより、半導体装置１００の制御信号系の配線が簡素化される。このため、配線の引き回し、取りまとめの調整が容易となり、組み立て性が改善され、配線工数の増加が抑制される。また、複雑な引き回しがなくなり、誤配線の発生が抑制され、回路パターン、電極パッド等の部品を削減することができることから、半導体装置１００の小型化にも寄与する。さらには、半導体装置１００の制御信号系の配線が簡素化並びに整合化されることから、スイッチング時に発生する磁場等が製品特性に与える影響が改善されて、誤作動の発生が抑制されるようになる。
［第２の実施の形態］
第２の実施の形態では、別の半導体装置について、図１３を用いて説明する。
図１３は、第２の実施の形態の半導体装置の斜視図である。
半導体装置２００は、第１の実施の形態の半導体装置１００（図１）において、配線端子１１６，１１７が一体成形されたバスバーブロック２１０を、半導体装置２００の中央部の凹部に搭載している。
なお、半導体装置２００のケース１１０の配線端子１１６，１１７を除く他の構成については、半導体装置１００のケース１１０と同じ構成であって、半導体装置２００の積層基板１４０は、半導体装置１００の積層基板１４０と同じ構成である。
また、半導体装置２００は、第１の実施の形態の半導体装置１００と同様の回路構成（図１１）を備える。
このような半導体装置２００の製造方法について、図１４を用いて説明する。
図１４は、第２の実施の形態の半導体装置の製造方法を示すフローチャートである。
［ステップＳ２１］ プリント基板１１９ａ，１１９ｂ及び端子ブロック１２０，１３０を用意する（ステップＳ２１ａ）。また、積層基板１４０を用意する（ステップＳ２１ｂ）。さらに、バスバーブロック２１０を用意する（ステップＳ２１ｃ）。ステップＳ２１ａにおいて、端子ブロック１２０，１３０の制御端子１２１，１３１は、それぞれプリント基板１１９ａ，１１９ｂに圧入され、プリント基板１１９ａ，１１９ｂを端子ブロック１２０，１３０の下面側に保持する。
積層基板１４０（図３）及び端子ブロック１２０，１３０（図４〜図７）は、第１の実施の形態で説明した構成を成している。
バスバーブロック２１０について、図１５を用いて説明する。
図１５は、第２の実施の形態の半導体装置のバスバーブロックの平面図である。
バスバーブロック２１０は、樹脂で形成されており、半導体装置２００の中央部の凹部に嵌まるように、例えば、複数のフレームにより枠型に組まれた構成をしている。また、このように組まれたフレームの裏面側には、収納部１１２ａ，１１２ｂ，１１２ｃに対応して配線端子１１６，１１７が、例えば、一体成形されている。
［ステップＳ２２］ プリント基板１１９ａ，１１９ｂ、端子ブロック１２０，１３０、配線端子１１８、Ｐ端子１１３ａ，１１３ｂ，１１３ｃ、Ｎ端子１１４ａ，１１４ｂ，１１４ｃ、Ｕ端子１１５ａ，Ｖ端子１１５ｂ、Ｗ端子１１５ｃを一体成形により樹脂を用いてケース１１０を形成する。
すなわち、ステップＳ２２で形成されるケース１１０は、図９及び図１０に示した第一の実施の形態のケース１１０から、配線端子１１６，１１７及び樹脂梁１１１ａ，１１１ｂが取り除かれた構成を有する。
［ステップＳ２３］ ステップＳ２２で形成したケース１１０に、ステップＳ２１ｂで用意した積層基板１４０を収納する。
具体的には、図３で説明した積層基板１４０を銅板あるいは冷却器に設置する。銅板あるいは冷却器に設置された積層基板１４０が、ステップ２２で形成したケース１１０の収納部１１２ａ，１１２ｂ，１１２ｃにそれぞれ収納されるように、ケース１１０を接着する。この際、収納部１１２ａでは、積層基板１４０の導電端子１４３ａが、Ｐ端子１１３ａに電気的に接続された配線端子１１８に接合する。収納部１１２ｂでは、積層基板１４０の導電端子１４３ａが、Ｐ端子１１３ｂに電気的に接続された配線端子１１８に接合する。収納部１１２ｃでは、積層基板１４０の導電端子１４３ａが、Ｐ端子１１３ｃに電気的に接続された配線端子１１８に接合する。
［ステップＳ２４］ 半導体チップ１４４ａ，１４４ｂ，１４４ｃ及び半導体チップ１４６ａ，１４６ｂ，１４６ｃと、プリント基板１１９ａ，１１９ｂとをワイヤ１４８により接続する。
以下に、このワイヤ１４８による接続について図１６を用いて説明する。
図１６は、第２の実施の形態の半導体装置の絶縁基板が収納されたケースの平面図である。
図１６に示されるように、半導体チップ１４４ａ，１４４ｂ，１４４ｃのゲート電極とプリント基板１１９ａとがワイヤ１４８で接続され、半導体チップ１４６ａ，１４６ｂ，１４６ｃのゲート電極とプリント基板１１９ｂとがワイヤ１４８で接続される。
［ステップＳ２５］ このようにして得られた、積層基板１４０が収納され、半導体チップ１４４ａ，１４４ｂ，１４４ｃ及び半導体チップ１４６ａ，１４６ｂ，１４６ｃとプリント基板１１９ａ，１１９ｂとがワイヤ１４８により接続されたケース１１０の中央部の凹部に、ステップＳ２１ｃで用意したバスバーブロック（図１５）を搭載する。次に、配線端子１１６が導電端子１４３ｂ及びリードフレーム１４５ａに、配線端子１１７がリードフレーム１４５ｂに、それぞれ溶接により接合される。
この際、収納部１１２ａでは、バスバーブロック２１０の配線端子１１６が、積層基板１４０の導電端子１４３ｂとリードフレーム１４５ａとに電気的に接続されると共に、Ｕ端子１１５ａに電気的に接続される。さらに、バスバーブロック２１０の配線端子１１７が、積層基板１４０のリードフレーム１４５ｂに電気的に接続される。
また、収納部１１２ｂでは、バスバーブロック２１０の配線端子１１６が、積層基板１４０の導電端子１４３ｂとリードフレーム１４５ａとに電気的に接続されると共に、Ｖ端子１１５ｂに電気的に接続される。さらに、バスバーブロック２１０の配線端子１１７が、積層基板１４０のリードフレーム１４５ｂに電気的に接続される。
また、収納部１１２ｃでは、バスバーブロック２１０の配線端子１１６が、積層基板１４０の導電端子１４３ｂとリードフレーム１４５ａとに電気的に接続されると共に、Ｗ端子１１５ｃに電気的に接続される。さらに、バスバーブロック２１０の配線端子１１７が、積層基板１４０のリードフレーム１４５ｂに電気的に接続される。
このようにして、図１３に示した半導体装置２００の構造が得られる。
［ステップＳ２６］ ケース１１０の凹部内の積層基板１４０、プリント基板１１９ａ，１１９ｂ、ワイヤ１４８、バスバーブロック２１０等を封止樹脂で封止して、硬化する。これにより半導体装置２００が完成する。
このように、半導体装置２００では、ケース１１０の積層基板１４０を収納する収納部１１２ａ，１１２ｂ，１１２ｃの周縁部にプリント基板１１９ａ，１１９ｂを設けた。プリント基板１１９ａ，１１９ｂに制御信号を出力する制御端子１２１，１３１を保持する端子ブロック１２０，１３０をプリント基板１１９ａ，１１９ｂに設け、半導体チップ１４４ａ，１４４ｂ，１４４ｃ及び半導体チップ１４６ａ，１４６ｂ，１４６ｃのゲート電極と、プリント基板１１９ａ，１１９ｂとをワイヤ１４８により電気的に接続するようにした。
これにより、半導体装置２００の制御信号系の配線が簡素化される。このため、配線の引き回し、取りまとめの調整が容易となり、組み立て性が改善され、配線工数の増加が抑制される。また、複雑な引き回しがなくなり、誤配線の発生が抑制され、回路パターン、電極パッド等の部品を削減することができることから、半導体装置２００の小型化にも寄与する。さらには、半導体装置２００の制御信号系の配線が簡素化並びに整合化されることから、スイッチング時に発生する磁場等が製品特性に与える影響が改善されて、誤作動の発生が抑制されるようになる。
また、半導体装置２００は、半導体装置２００の中央部の凹部に、配線端子１６０，１７０が設けられたバスバーブロック２１０を搭載するだけで、収納部１１２ａ，１１２ｂ，１１２ｃにおいて、配線端子１６０，１７０を取り付けることができる。このため、配線端子１６０，１７０の組み立て性が向上し、配線端子１６０，１７０の組み立て工数を減少させることができる。また、半導体装置２００は、このようなバスバーブロック２１０を含むために、剛性率が向上し、外部からの衝撃等に起因した曲げ、ねじりに対して生じる変形が小さくなる。このため、半導体装置２００の内部の半導体チップ１４４ａ，１４４ｂ，１４４ｃ及び半導体チップ１４６ａ，１４６ｂ，１４６ｃに対する衝撃、損傷等を防止することができるようになる。
１００ 半導体装置
１１０ ケース
１１１ａ，１１１ｂ 樹脂梁
１１２ａ，１１２ｂ，１１２ｃ 収納部
１１３ａ，１１３ｂ，１１３ｃ Ｐ端子
１１４ａ，１１４ｂ，１１４ｃ Ｎ端子
１１５ａ Ｕ端子
１１５ｂ Ｖ端子
１１５ｃ Ｗ端子
１１６，１１７，１１８ 配線端子
１１９ａ，１１９ｂ プリント基板
１２０，１３０ 端子ブロック
１２１，１３１ 制御端子
１２２，１３２ 隙間
１２３，１３３ 段差部
１４０ 積層基板
１４１ 絶縁基板
１４２ａ，１４２ｂ 回路板
１４３ａ，１４３ｂ 導電端子
１４４ａ，１４４ｂ，１４４ｃ，１４６ａ，１４６ｂ，１４６ｃ 半導体チップ（半導体素子）
１４５ａ，１４５ｂ リードフレーム
１４８ ワイヤ

Claims (15)

  1. 絶縁基板と、前記絶縁基板のおもて面に配置された回路板とを有する積層基板と、
    前記回路板に配置された半導体チップと、
    前記積層基板及び前記半導体チップを収納する収納領域を備えるケースと、
    第１面及び前記第１面に対向する第２面を備え、前記第１面及び第２面から突出する外部接続端子を保持している端子ブロックと、
    第１主面及び前記第１主面に対向する第２主面を備え、前記収納領域の周縁に配置され、前記端子ブロックの前記第２面側に保持され、前記半導体チップの制御電極と接続部材により電気的に接続され、かつ、前記外部接続端子と接続されたプリント基板と、
    を有する半導体装置。
  2. 前記外部接続端子が前記プリント基板に圧入されることにより、前記プリント基板が前記端子ブロックの前記第２面側に保持されている請求項１記載の半導体装置。
  3. 前記端子ブロックは、前記第１面と第２面の間に、前記第１面と接続する第３面を備え、前記第２面及び前記第３面の少なくとも一方が前記ケースと接合している請求項２記載の半導体装置。
  4. 前記プリント基板が複数の貫通孔を備え、前記貫通孔において前記ケースと接合している請求項２記載の半導体装置。
  5. 前記プリント基板の端部が前記ケースから前記収納領域の内側へ張り出している請求項４記載の半導体装置。
  6. 前記端子ブロックが前記第３面に設けられた段差を備え、前記ケースの一部が前記段差の前記第１面側に配置されている請求項３記載の半導体装置。
  7. 前記端子ブロックは前記プリント基板の前記第１主面側に配置され、
    前記外部接続端子の端部は前記プリント基板の前記第２主面側に露出もしくは突出して、前記ケースと接しており、
    前記プリント基板は前記端子ブロックの前記第２面側と前記ケースの間に保持されている請求項２記載の半導体装置。
  8. 前記端子ブロックは、前記第２面側に、前記プリント基板との間の隙間を規定する突起を備え、前記ケースの一部が前記隙間内に配置され前記端子ブロックと接合し、かつ前記外部接続端子と接している請求項２記載の半導体装置。
  9. 前記半導体装置は前記半導体チップを複数備え、前記半導体チップは、前記積層基板の前記回路板上に、前記プリント基板に沿って配置され、さらに、前記半導体チップの各制御電極が、前記プリント基板に沿って配置され、前記制御電極がそれぞれ前記プリント基板と電気的に接続されている請求項１記載の半導体装置。
  10. 前記半導体チップがそれぞれ主電極を備え、前記主電極と接続され、前記プリント基板に沿って配置された配線端子を備える請求項９記載の半導体装置。
  11. 前記周縁に嵌まり、前記収納領域を塞ぎ、前記配線端子が設けられたバスバーブロックを有する請求項１０に記載の半導体装置。
  12. 第１面及び前記第１面に対向する第２面を備え、前記第１面及び第２面から突出する外部接続端子を保持している端子ブロックと、
    第１主面及び前記第１主面に対向する第２主面を備えるプリント基板と、を準備し、
    前記外部接続端子を前記プリント基板に圧入し、前記端子ブロックの前記第２面側に前記プリント基板を保持しながら、前記端子ブロックの周囲に加熱された樹脂を配置し、前記端子ブロック及び前記プリント基板を一体成形してケースを形成する半導体装置の製造方法。
  13. 前記外部接続端子が前記プリント基板に圧入されることにより、前記プリント基板が前記端子ブロックの前記第２面側に保持されている請求項１２記載の半導体装置の製造方法。
  14. 前記端子ブロックが前記プリント基板の前記第１主面側に配置され、前記外部接続端子の端部が前記プリント基板の前記第２主面側に露出もしくは突出し、前記樹脂と接しながら、
    前記端子ブロック及び前記プリント基板を一体成形される請求項１３記載の半導体装置の製造方法。
  15. さらに、絶縁基板と、前記絶縁基板のおもて面に形成された回路板とを有する積層基板と、
    半導体チップと、を準備し、
    前記ケースの収納領域に前記積層基板を収納し、
    前記回路板に前記半導体チップを配置し、
    前記半導体チップの制御電極と前記プリント基板とを導電性の接続部材により接続する請求項１３記載の半導体装置の製造方法。
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