KR20060016862A - 하부에 배선을 형성한 반도체 장치의 퓨즈층 구조 - Google Patents
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Abstract
퓨즈 영역에 의한 배선 경로 형성의 장애를 줄일 수 있는 반도체 장치의 퓨즈 구조가 개시된다. 레이저의 입사를 받는 레이저 퓨즈 오픈 영역의 구조를 레이저 퓨즈 오픈 영역의 최상위층에 위치한 적어도 하나의 퓨즈로 구성된 퓨즈층 및 상기 퓨즈층의 하부에 존재하고 상기 레이저 퓨즈 오픈 영역을 관통하는 적어도 하나의 도전성 배선들로 구성된 적어도 하나의 배선층을 포함하여 구성한다. 따라서, 레이저에 의해서 최상위층의 퓨즈를 절단시키는 경우에도 퓨즈층 하부의 배선에 지장을 주지 않도록 하여 배선 경로 형성에 부담을 줄임으로써, 칩의 크기 및 배선의 연장에 의한 추가적인 전력의 소모를 줄일 수 있다.
Description
도 1a는 종래 기술의 반도체 장치의 퓨즈 형성 구조를 보여주는 단면도이다.
도 1b는 종래 기술의 반도체 장치의 퓨즈 형성 구조를 보여주는 평면도이다.
도 2는 종래 기술의 퓨즈층 구조에 따른 반도체 장치 레이 아웃의 예를 도시한 평면도이다.
도 3a는 본 발명에 의한 반도체 장치의 퓨즈층 구조의 수직 단면 구조를 도시한 단면도이다.
도 3b는 본 발명에 의한 반도체 장치의 퓨즈층 구조의 평면 구조를 도시한 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
40,41,42,43,44,45: 퓨즈
60: 퓨즈 레이저 오픈 영역
110a,110b: 제 1 하부 금속 배선
210a,210b,210c: 제 2 하부 금속 배선
본 발명은 반도체 장치의 퓨즈 구조에 대한 것으로 특히 레이저 퓨즈를 이용한 퓨즈 프로그래밍을 감안하면서도 반도체 장치의 배선 구조의 효율성과 설계의 자유도를 높이기 위한 반도체 장치의 퓨즈층 구조에 관한 것이다.
현대의 반도체 메모리 장치, 예를 들면 D-RAM(Dynamic Random Access Memory)등은 수억 내지 수십 억 단위에 이르는 미세 셀(cell)들로 구성되어 있다. 이러한 미세 셀들 중에서 하나의 셀이라도 결함이 있으면 전체 반도체 메모리 장치가 불량품으로 처리된다. 따라서 제품의 수율(yield)을 향상시키기 위해서는 소수의 셀들에 발생한 불량을 극복할 수 있는 방법이 필요하다. 이를 위해 미리 마련된 스페어(spare) 메모리 셀, 즉 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체시키는 방식으로 수율을 향상시키는 방식이 채용된다. 리던던시 셀과 관련 회로를 준비하는 것은 전체적으로 칩의 면적을 다소 증가시키기는 하지만 고집적도 메모리 장치의 경우에는 칩 면적의 증가에 비해서 수율에 미치는 영향이 더 크기 때문에 널리 채용되고 있다.
이러한 리던던시 셀을 이용한 불량 셀의 치환은 과 전류로 퓨즈를 녹여 끊는 전기 퓨즈 방식, 레이저(laser) 빔으로 퓨즈를 태워 끊는 방식, EPROM(Erasable Programmable Read-Only Memory) 메모리 셀로 프로그래밍하는 방식 등을 이용한다. 이들 중에서 레이저를 이용하여 퓨즈를 절단하는 레이저 퓨즈 블로잉(laser fuse blowing) 공정이 단순하면서도 확실하고, 레이아웃 측면에서도 용이하여 널리 이용된다. 또한 퓨즈는 텅스텐, 알루미늄 등의 메탈이나 폴리실리콘(polysilicon)등의 도전성(conductive) 배선을 이용하여 구성된다.
도1a는 종래 기술의 반도체 장치의 퓨즈 형성 구조를 보여주는 단면도이다.
도1b는 종래 기술의 반도체 장치의 퓨즈 형성 구조를 보여주는 평면도이다.
도1a의 단면도에서 보여지는 바와 같이, 반도체 장치의 퓨즈(30,31,32,33,34,35)는 폴리실리콘 또는 금속으로 구성된다. 이러한 퓨즈 레이어는 일반적으로 비트 라인 폴리 레이어(bit line poly-layer)에 구성된다. 이러한 구성에 있어서는 퓨즈 하단에 레이저에 의한 손상을 막기 위한 폴리실리콘 층(600) 정도가 존재하고 퓨즈(30,31,32,33,34,35)의 상부에는 퓨즈를 절단하기 위한 레이저의 입사로 인해서 어떤 도전층도 존재하면 안된다.
퓨즈 레이저 오픈 영역(50)으로 위치를 표시하고, 상기 퓨즈 레이저 오픈 영역(50)을 기준으로 하단에 있는 퓨즈를 끊어내게 된다. 따라서, 하단에 놓여진 퓨즈(30,31,32,33,34,35)의 상단에 위치해있는 제 1 금속 배선(100a,100b), 제 2 금속 배선(200a,200b)은 퓨즈(30,31,32,33,34,35)와 겹쳐지는 구조를 가질 수 없다.
즉, 제 1 금속 배선의 일단(100a)은 동일 물질인 제 1 금속 배선의 타단(100b)과 물리적으로 연결이 단절된다. 왜냐 하면 퓨즈(30,31,32,33,34,35)를 절단하기 위한 레이저 입사에 노출되면 제 1 금속 배선은 바로 절단되기 때문이다.
마찬가지로 제 2 금속 배선의 일단(200a)은 동일 물질인 제 2 금속 배선의 타단(200b)과 물리적으로 단절된다. 이 경우에도 퓨즈(30,31,32,33,34,35)를 절단하기 위한 레이저의 입사에 의해서 제 2 금속 배선은 바로 절단되기 때문이다.
도1b에서도 보여지는 바와 같이, 제 1 금속 배선(100a,100b)이나 제 2 금속 배선(200a,200b)은 모두 퓨즈 레이저 오픈 영역(50)을 통과하여 구성될 수 없다. 이로 인해 반도체 장치의 배선 구조 형성에 많은 제약을 가지게 된다.
도2는 종래 기술의 퓨즈층 구조에 따른 반도체 장치 레이 아웃의 예를 도시한 평면도이다.
상기한 이유와 같이 반도체 장치의 배선 구조 형성에 제약을 가져오기 때문에 배선(220)은 퓨즈 레이저 오픈 영역(50) 주위로 경로 지정된다. 이러한 배선의 부담은 전체적으로 칩의 크기를 증가시키고 배선의 연장에 의해서 추가적인 전력의 소모를 가져온다. 무엇보다도 증가된 배선 기생 성분, 즉 저항 및 커패시턴스에 의해서 신호 전파를 느리게 하고 신호의 왜곡을 초래한다는 문제점이 있다.
상기와 같은 문제점을 해결하기 위해서 본 발명의 목적은 반도체 장치의 퓨즈층을 반도체 장치의 최상위 금속층에 위치시키고 상기 퓨즈층의 하부에 배선을 형성하여 퓨즈 프로그래밍을 위한 레이저의 입사에 의해서도 퓨즈의 하부에 존재하는 배선은 영향을 받지 않는 반도체 장치의 퓨즈층 구조를 제공하는데 있다.
본 발명의 다른 목적은 반도체 장치의 퓨즈층을 반도체 장치의 최상위 금속층에 위치시키고 상기 퓨즈층의 하부에 배선을 형성하여 퓨즈 프로그래밍을 위한 레이저의 입사에 의해서도 퓨즈의 하부에 존재하는 배선은 영향을 받지 않는 구조로 형성한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명은, 반도체 장치의 퓨즈층의 구조를 퓨즈 프로그래밍을 위한 레이저 입사를 받는 퓨즈 레이저 오픈 영역의 최상위층에 위치한 적어도 하나의 퓨즈로 구성된 퓨즈층 및 상기 퓨즈층의 하부에 존재하며 상기 퓨즈 레이저 오픈 영역을 관통하는 적어도 하나의 도전성 배선들로 구성된 적어도 하나의 배선층을 포함하여 구성한다.
상기 다른 목적을 달성하기 위해 본 발명은, 반도체 장치의 퓨즈층의 구조를 퓨즈 프로그래밍을 위한 레이저 입사를 받는 퓨즈 레이저 오픈 영역의 최상위층에 위치한 적어도 하나의 퓨즈로 구성된 퓨즈층 및 상기 퓨즈층의 하부에 존재하며 상기 퓨즈 레이저 오픈 영역을 관통하는 적어도 하나의 도전성 배선들로 구성된 적어도 하나의 배선층을 포함하여 구성한 반도체 메모리 장치를 제공한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도3a는 본 발명에 의한 반도체 장치의 퓨즈층의 구조의 수직 단면 구조를 도 시한 단면도이다.
도3b는 본 발명에 의한 반도체 장치의 퓨즈층의 평면 구조를 도시한 평면도이다.
도3a에서 보여지는 바와 같이 퓨즈 영역의 최상위층에 퓨즈(40,41,42,43,44,45)가 존재한다. 따라서 레이저를 이용한 퓨즈 프로그래밍시에는 퓨즈 레이저 오픈 영역(60)을 통하여 상위층에 위치하는 퓨즈(40,41,42,43,44,45)를 절단시킨다.
상기 퓨즈(40,41,42,43,44,45)의 하단 부에는 순차적으로 제 1 하부 금속 배선(110a등), 제 2 하부 금속 배선(210a등), 제 3 하부 금속 배선(310a등), 제 4 하부 금속 배선(410a등)등이 포함되어 하부 배선 층을 형성할 수 있다.
제 1 하부 금속 배선(110a등)의 경우는 퓨즈 레이저 오픈 영역(60)을 벗어나 있는 양단이 직접 또는 도전층을 통해 인접 배선에 연결되어 있는 배선이다.
제 2 하부 금속 배선(210a등)의 경우는 제 1 하부 금속 배선(110a등)에 대해 수직으로 연결된 배선으로 제 1 하부 금속 배선(110a등)과 마찬가지로 퓨즈 레이저 오픈 영역(60)을 벗어나 있는 양단이 직접 또는 도전층을 통해 인접 배선에 연결되어 있는 배선이다.
나머지 제 3 하부 금속 배선(310a등) 및 제 4 하부 금속 배선(410a등) 역시 상기 제 1 하부 금속 배선(110a등) 및 제 2 하부 금속 배선(210a등)과 같은 형태로 이루어질 수 있다.
상기 퓨즈(40,41,42,43,44,45)를 포함한 퓨즈층, 상기 제 1 하부 금속 배선 (110a등), 제 2 하부 금속 배선(210a등), 제 3 하부 금속 배선(310a등) 및 제 4 하부 금속 배선(410a등)을 포함한 배선층들은 모두 물리적 또는 전기적으로 절연되어 있다.
이러한 퓨즈층과 제 1 하부 금속 배선 내지는 제 4 하부 금속 배선의 배치는 도3b의 평면도를 통해서 더 명확하게 설명된다.
도3b의 퓨즈(40,41,42,43,44,45)는 최상위 금속층에 존재하는 퓨즈로서 레이저에 의해서 절단될 수 있다. 상기 퓨즈의 하단에서 배선이 이루어지며 제 1 하부 금속 배선(110a,110b등)은 도면의 수평 방향으로 형성되어 있는 것을 예시하고 있다. 제 1 하부 금속 배선의 양 끝단은 도면상에서는 생략되어 도시된 것으로 계속 이어져 전기적 연결이 이루어진다.
제 2 하부 금속 배선(210a,210b,210c등)은 제 1 하부 금속 배선(110a,110b등)과는 수직 방향으로 직교하며 형성되어 있는데 제 2 하부 금속 배선(210a,210b,210c등)의 양단 역시 도면상에서 생략되어 도시되어 있고 계속 이어져 전기적 연결이 이루어진다.
마찬가지로 제 3 하부 금속 배선(310a등) 및 제 4 하부 금속 배선(410a등)들 역시 상기 퓨즈층의 하단부에 형성되어 질 수 있으나 도3b상에서는 생략되어져 있다.
일반적으로 반도체 장치의 최상층은 하부의 회로 및 배선을 부식으로부터 보 호하고 회로의 신뢰성을 위해서 보호(passivation)층이 존재한다. 따라서 상기 도3a에서 보여지는 반도체 장치의 최상층을 형성하는 퓨즈(40,41,42,43,44,45) 역시 상기 보호층에 의해서 보호될 수 있다. 이러한 보호층은 퓨즈 블로잉 공정을 위해서 에칭 공정(etching process; 식각 공정)을 통하여 제거될 수 있고, 보호층이 제거되면 상기 퓨즈가 노출되게 된다.
상기 퓨즈층의 하부에 존재하는 하부 금속 배선층들의 상층에는 상기 에칭 공정을 견딜 수 있는 식각 저지층(etching stopper; 에칭 스토퍼)이 존재할 수 있다. 퓨즈를 노출시키기 위해 보호층을 제거하기 위한 목적의 에칭 고정으로부터 퓨즈층 하부의 배선층을 보호하기 위한 목적이다.
또한 레이저를 통한 퓨즈의 절단시에 퓨즈층의 하부에 존재하는 배선층의 배선들이 손상되지 않도록 하여야 하는데, 이는 퓨즈를 절단하기 위한 레이저의 입사를 적절히 조절함으로써 상기 퓨즈층의 하부에 존재하는 배선층의 배선들에 대한 손상을 막을 수 있다.
한편, 상기 실시예에서는 상기 하부 금속 배선들이 금속으로 구성된 것을 예시하였으나, 금속이외의 도전성 배선들로 이루어질 수 있음은 자명하다. 예를 들어 폴리실리콘 등으로 이루어질 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.
상기와 같은 본 발명에 따르면, 레이저를 이용하여 퓨즈를 절단시키는 경우에도 퓨즈층 하부의 배선에는 지장을 주지 않도록 하여 배선 경로 형성에 부담을 줄임으로써, 칩의 크기 및 배선의 연장에 의한 추가적인 전력의 소모를 줄일 수 있고, 신호 전파의 지연과 신호의 왜곡을 가져오는 배선 기생 성분을 줄일 수 있는 효과를 가져올 수 있다.
Claims (9)
- 레이저의 입사를 받는 퓨즈 레이저 오픈 영역;상기 퓨즈 레이저 오픈 영역의 최상위층에 위치한 적어도 하나의 퓨즈로 구성된 퓨즈층; 및상기 퓨즈층의 하부에 존재하며 상기 퓨즈 레이저 오픈 영역을 관통하는 적어도 하나의 도전성 배선들로 구성된 적어도 하나의 배선층을 포함하여 구성된 반도체 장치의 퓨즈층 구조.
- 제 1 항에 있어서,상기 퓨즈층 구조는 상기 퓨즈 레이저 오픈 영역을 보호하는 보호층을 더 포함하고 퓨즈 프로그래밍 공정 전에 상기 보호층을 제거하는 것을 특징으로 하는 반도체 장치의 퓨즈층 구조.
- 제 2 항에 있어서,상기 보호층의 제거는 에칭 공정을 통하여 이루어지는 것을 특징으로 하는 반도체 장치의 퓨즈층 구조.
- 제 3 항에 있어서,상기 반도체 장치의 퓨즈 영역은 상기 퓨즈층과 상기 배선층의 사이에 에칭 스토퍼층을 더 포함하여 구성되는 것을 특징으로 하는 반도체 장치의 퓨즈층 구조.
- 제 1 항에 있어서,상기 퓨즈는 금속으로 이루어진 것을 특징으로 하는 반도체 장치의 퓨즈층 구조.
- 제 1 항에 있어서,상기 퓨즈는 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 장치의 퓨즈층 구조.
- 제 1 항에 있어서,상기 배선층을 구성하는 도전성 배선은 금속으로 이루어진 것을 특징으로 하는 반도체 장치의 퓨즈층 구조.
- 제 1 항에 있어서,상기 배선층을 구성하는 도전성 배선은 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 장치의 퓨즈층 구조.
- 메모리 셀 어레이;상기 메모리 셀 어레이의 불량 메모리 셀을 대체하기 위한 리던던시 메모리 셀 어레이; 및상기 불량 메모리 셀로의 경로를 차단하고, 대응하는 리던던시 메모리 셀로 데이터를 입출력시키기 위한 다수의 퓨즈 소자들을 포함한 퓨즈 영역을 구비하고,상기 퓨즈 영역은레이저의 입사를 받는 퓨즈 레이저 오픈 영역;상기 퓨즈 레이저 오픈 영역의 최상위층에 위치한 적어도 하나의 퓨즈로 구성된 퓨즈층; 및상기 퓨즈층의 하부에 존재하며 상기 퓨즈 레이저 오픈 영역을 관통하는 적어도 하나의 도전성 배선들로 구성된 적어도 하나의 배선층을 포함한 퓨즈층 구조로 형성된 것을 특징으로 하는 반도체 메모리 장치.
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