JP2000101026A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 フィンガー効果が起こりにくい信頼性の高い
保護素子を備えた半導体装置を提供する。 【解決手段】 シリコン基板１０に形成されるバイポー
ラ型保護素子の、一つのパッドに接続される複数のスト
ライプ状パターンのコレクタ層１３に対して、これらの
コレクタ層１３の先端部ａ１，ｂ１，ｃ１及びａ２，ｂ
２，ｃ２を短絡する第１の配線２１と、中央部ｄ，ｅ，
ｆを短絡する第２の配線２２とを配設して、全コレクタ
層１３で一様にブレークダウンが生じるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、静電気放電（Ｅ
ＳＤ：Electro Static Discharge）による破壊を防止
するための保護素子を備えた半導体装置に関する。

【０００２】

【従来の技術】半導体装置には通常、ＥＳＤ保護素子が
搭載される。ＥＳＤ保護素子は、半導体チップを人や機
械が運搬する場合等に生じる数百Ｖ乃至数千Ｖの電圧が
短期間２端子間に印加されることによる入出力回路の破
壊を防止する働きをする。

【０００３】ＥＳＤ保護素子には、代表的には、図６に
示すダイオード型保護素子と、図７に示すバイポーラ型
保護素子がある。ダイオード型保護素子は、例えば入力
バッファにつながるパッドＰＡＤと、電源端子ＶCC及び
接地端子ＶSSの間に挿入されるダイオードＤ１及びＤ２
により構成される。バイポーラ型保護素子は、同様に入
力バッファにつながるパッドＰＡＤと電源端子ＶCC及び
接地端子ＶSSの間にそれぞれ挿入されるｐｎｐ型バイポ
ーラトランジスタＱ１及びｎｐｎ型バイポーラトランジ
スタＱ２により構成される。

【０００４】図６に示すダイオード型保護素子では、パ
ッドＰＡＤと電源端子ＶCCの間の放電は、ダイオードＤ
１により行われる。パッドＰＡＤの電位が電源端子ＶCC
より高い場合には、ダイオードＤ１は順方向にバイアス
されて、これにより放電される。逆に、電源端子ＶCCの
方が電位が高い場合には、ダイオードＤ１はブレークダ
ウンして、電源ＶCCからパッドＰＡＤに電流が流れる。
同様に、パッドＰＡＤと接地端子ＶSSの間の放電は、ダ
イオードＤ２により行われる。

【０００５】半導体チップの通常動作時は、パッドＰＡ
Ｄの電位ＶＰＡＤが、ＶSS≦ＶＰＡＤ≦ＶCCを満たす限
り、ダイオードＤ１，Ｄ２共にオフであり、チップ動作
に影響を与えない。図７に示すバイポーラ型保護素子の
場合、パッドＰＡＤと接地端子ＶSS側のトランジスタＱ
２に着目して、図８に示す断面図でその動作を説明する
と、次のようになる。図８のトランジスタ構造は、シリ
コン基板８１のｐ型ウェル８２内に、分離絶縁膜８３に
より分離されてｎ型のコレクタ層８４及びエミッタ層８
５が所定間隔で拡散形成され、その外側にベースコンタ
クト層８６が形成された、横型バイポーラトランジスタ
である。

【０００６】ベース及びエミッタが接続された接地端子
ＶSSが０Ｖの状態で、パッドＰＡＤを介してコレクタに
高電圧がかかると、コレクタ接合部でブレークダウンが
生じ、実線Ａで示す経路でコレクタからベースに向かっ
てホール電流が流れる。この電流によるｐ型ウェル８２
内の電圧降下でエミッタ接合が順バイアスになると、エ
ミッタからの電子注入が生じ、破線Ｂで示す経路でエミ
ッタからコレクタに電子電流が流れる。このバイポーラ
動作が起こると、コレクタ・エミッタ間は低抵抗とな
り、パッドＰＡＤの電位は下がる。ＶCC側のトランジス
タＱ１についても、電子電流とホール電流が逆になるだ
けで、同様の動作をする。

【０００７】この様なバイポーラ動作の特徴、即ちオン
したときの実効抵抗が小さく、ＰＡＤ電圧が大きく低下
するという作用から、一般にはバイポーラ型保護素子の
方がダイオード型保護素子よりＥＳＤ耐性が強いと言わ
れている。

【０００８】ＥＳＤ保護素子が有効に機能するために
は、そのレイアウトも重要になる。例えばバイポーラ型
保護素子の場合、図７の等価回路で示されるｎｐｎトラ
ンジスタＱ２として、実際には図８の断面構造を有する
横型トランジスタを基本として、図９に示すように、複
数個（図の場合には３個）のトランジスタＱ２１，Ｑ２
２，Ｑ２３が並列に配置される。コレクタ層８５とこれ
を挟むエミッタ層８４は、一定幅Ｗを持つ細長い矩形パ
ターンをもって形成される。

【０００９】そして、これらのトランジスタＱ２１，Ｑ
２２，Ｑ３２が幅Ｗの全体にわたって一様にバイポーラ
動作するようにするためには、コレクタ層８５に着目し
たとき、図１０に示すような配線を形成する。即ち、コ
レクタ層８５をそれらの中央部で連結する配線部１０
１、及び各コレクタ層８５の長手方向に沿った配線部１
０２1，１０２2，１０２3を配設する。なお図では配線
をその抵抗を考慮して抵抗回路網として表示している。

【００１０】

【発明が解決しようとする課題】しかし、図１０に示す
ような配線レイアウトを採用したとしても、バイポーラ
型保護素子の全体で一様にバイポーラ動作させることは
容易ではない。その理由を具体的に以下に説明する。

【００１１】図１０において、コレクタ層につながるパ
ッドＰＡＤに電圧がかかったとき、配線抵抗によって、
パッドＰＡＤから各コレクタ層の末端に電圧が伝わるま
でに遅延が生じる。このため、ブレークダウンが起こっ
てバイポーラ動作するまでに時間のバラツキがある。ブ
レークダウンは、図１０における各コレクタ層のパッド
ＰＡＤに近い中央点ｄ，ｅ，ｆの順に起こり、これに遅
れて、各コレクタ層の先端部（ａ１，ａ２），（ｂ１，
ｂ２），（ｃ１，ｃ２）の順に起こる。

【００１２】しかし、先端部（ａ１，ａ２），（ｂ１，
ｂ２），（ｃ１，ｃ２）や中央部ｅ，ｆでブレークダウ
ンが生じる前に、パッドＰＡＤの電位が下がってしまう
と、これらの箇所ではバイポーラ動作のトリガがかから
す、パッドＰＡＤに最も近い点ｄのみに集中的に電流が
流れることになる。その結果、発熱により、点ｄの部分
が破壊されるという事態が生じる。

【００１３】ブレークダウンの遅れは、上述のように、
ストライプパターンのコレクタ層の先端部（ａ１，ａ
２），（ｂ１，ｂ２），（ｃ１，ｃ２）で生じるので、
この現象はフィンガー効果と呼ばれている。ダイオード
型保護素子では、バイポーラ動作せず、従ってフィンガ
ー効果も起こらないので、場合によってはダイオード型
保護素子の方がＥＳＤ耐性が高くなることもありうる。

【００１４】保護素子のレイアウトを設計する際は、上
述した点に留意することが必要であるが、そのレイアウ
トで実際にフィンガー効果が生じないか否かを検証する
ことは、極めて困難である。何故なら、フィンガー効果
は保護素子の３次元的配置を反映した複雑な物理現象で
あって、現時点でこれを短期間に確実に再現するような
デバイスシミュレータが存在しないからである。これ
は、ロジックの検証が回路シミュレータにより確実に行
えるのと決定的に異なる点である。

【００１５】また、保護素子の動作はプロセス依存性が
大きい。そのため、前世代の製品の保護素子が、より微
細化が進み加工条件も異なる次の世代の製品にそのまま
適用できるとは限らない。更に同じ保護素子を用いたと
しても、パッドまでの距離や、保護素子周辺の配線，回
路の影響により、その性能が変わる。これらの理由で保
護素子は、実際にチップを作ってみなければその性能が
分からないという側面がある。

【００１６】保護素子のもう一つの問題は、保護素子が
うまく機能しなかった場合に、それを修正するには、拡
散層レベルからの大幅な修正が必要になるということで
ある。従って、保護素子の修正には多くのマスクを要
し、コストがかかり、修正結果が分かるまでの期間も長
く、ターンアラウンドが悪い。

【００１７】この発明は、上記事情を考慮してなされた
もので、フィンガー効果が起こりにくい信頼性の高い保
護素子を備えた半導体装置を提供することを目的として
いる。この発明はまた、保護素子を有効に機能させるた
めの修正期間の短縮を可能とした半導体装置を提供する
ことを目的とする。

【００１８】

【課題を解決するための手段】この発明は、第１に、半
導体基板に、一つのパッドに接続されるストライプ状パ
ターンの複数の拡散層を持つ保護素子が形成された半導
体装置において、前記複数の拡散層の長手方向先端部を
短絡する第１の配線と、この第１の配線とは異なる層に
おいて前記複数の拡散層の長手方向中央部を短絡する第
２の配線とを有することを特徴とする。

【００１９】具体的に例えば、前記保護素子は、第１導
電型のウェル内に、それぞれ所定間隔をおいてストライ
プパターンに拡散形成された第２導電型のコレクタ層及
びエミッタ層をもって複数個並列に配置された横型バイ
ポーラトランジスタにより構成され、前記第１の配線
は、各バイポーラトランジスタのコレクタ層の長手方向
先端部を短絡するようにレイアウトされ、前記第２の配
線は、各バイポーラトランジスタのコレクタ層の長手方
向中央部を短絡するようにレイアウトされる。

【００２０】この発明は、第２に、半導体基板に、複数
のパッドにそれぞれ接続される複数の保護素子が形成さ
れ、これら複数の保護素子のうち一部にバイポーラトラ
ンジスタが用いられ、残部にダイオードが用いられる半
導体装置において、バイポーラトランジスタからなる第
１の保護素子とダイオードからなる第２の保護素子と
が、拡散層の導電型が異なる同じレイアウトをもって、
拡散層の形成工程で置換可能に形成されていることを特
徴とする。

【００２１】具体的に例えば、前記第１の保護素子は、
第１導電型のウェルと、このウェル内に所定間隔をおい
て拡散形成される第２導電型のエミッタ層及びコレクタ
層を有する横型バイポーラトランジスタであり、前記第
２の保護素子は、前記横型バイポーラトランジスタのエ
ミッタ層又はコレクタ層の領域の一方を第１導電型の拡
散層とするダイオードである。

【００２２】この発明の第１の半導体装置によると、保
護素子の一つのパッドに接続される複数のストライブ状
パターンの拡散層に対して、異なる層の第１，第２の配
線が、それぞれ先端部を短絡し、中央部を短絡するよう
に、異なるパターンでレイアウトされる。この結果、こ
れら複数の拡散層ではパッドに高電圧がかかったときに
時間遅れなくブレークダウンを生じさせることができ
る。従って、保護素子が、上述の複数の拡散層をコレク
タ層とする複数の横型バイポーラトランジスタである場
合に、フィンガー効果が起こりにくくなり、電流集中に
よる破壊を生じない信頼性の高い保護素子となる。

【００２３】またこの発明の第２の半導体装置による
と、バイポーラ型の第１の保護素子と、ダイオード型の
第２の保護素子とを、拡散形成工程のみで置換できるよ
うにレイアウトすることにより、保護素子の修正を短期
間に且つ低コストで行うことが可能になる。

【００２４】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例にか
かる半導体装置のバイポーラ型保護素子のレイアウトと
そのＡ−Ａ′断面図である。実際の保護素子は、図７に
示す等価回路で表される構成となるが、図１ではパッド
ＰＡＤと接地端子ＶSS間のｎｐｎトランジスタＱ２に対
応する部分のみを示している。

【００２５】この保護素子は、シリコン基板１０に形成
されたｐ型ウェル１１内に、３個併設された横型バイポ
ーラトランジスタＱ２１，Ｑ２２，Ｑ２３により構成さ
れている。各トランジスタＱ２１，Ｑ２２，Ｑ２３は、
分離絶縁膜１２により分離されて拡散形成されたストラ
イプ状パターンのｎ型コレクタ層１３（１３1〜１３3）
を有し、これらのコレクタ層１３を挟んで両側に拡散形
成されたストライプパターンのｎ型エミッタ層１４ａ
（１４ａ１〜１４ａ３），１４ｂ（１４ｂ１〜１４ｂ
３）を有する。

【００２６】３個のコレクタ層１３はパッドＰＡＤに接
続され、エミッタ層１４ａ，１４ｂ及びベースとなるｐ
型ウェル１１は、接地端子ＶSSに接続される。これらの
配線のうち、パッドＰＡＤにつながる３個のコレクタ層
１３に着目した配線レイアウトを示すと、図２のように
なる。

【００２７】図２（ａ），（ｂ）に示すように、コレク
タ層１３とパッドＰＡＤの間に配設される配線は少なく
とも二つの層の異なるパターンを持つ。図２（ｂ）に示
す第１の配線２１は、各コレクタ層１３に重なるパター
ンで配設される配線部２１ａ，２１ｂ，２１ｃと、各コ
レクタ層１３の先端部ａ１，ｂ１，ｃ１の間、及びａ
２，ｂ２，ｃ２の間を短絡する配線部２１ｄ，２１ｅと
を有する。配線層２１とコレクタ層１３とは、両層の重
なる領域で模式的にドットで示すようにコンタクトされ
ている。

【００２８】図２（ａ）に示す第２の配線２２は、各コ
レクタ層１３に重なるパターンの配線部２２ａ，２２
ｂ，２２ｃと、各コレクタ層１３の中央部ｄ，ｅ，ｆを
短絡する配線部２２ｄを有する。この配線２２とコレク
タ層１３との間も、ドットで示すように両層の重なる領
域でコンタクトされている。

【００２９】図３は、第１及び第２の配線２１，２２を
抵抗回路網として表示し、且つ基板１０の上に層間絶縁
膜（図示せず）を介して積層される様子を模式的な分解
斜視図で示している。具体的に半導体チップが二層配線
構造の場合、第１の配線２１を第１層配線層により、第
２の配線２２を第２層配線によりパターン形成すればよ
い。この場合、配線層２２とコレクタ層１３の間のコン
タクトは、配線層２１を介して間接的なものとなる。

【００３０】以上のようにこの実施例では、異なる層の
第１の配線２１と第２の配線２２が、前者はコレクタ層
１３の先端部を短絡し、後者はコレクタ層１３の中央部
を短絡するように、異なるパターンでレイアウトされ
る。これにより、パッドＰＡＤに高電圧がかかったとき
の各コレクタ層１３の先端部ａ１，ｂ１，ｃ１及びａ
２，ｂ２，ｃ２に高電圧が伝わるまでの遅延が小さく、
また遅延のバラツキも小さくなり、従ってフィンガー効
果が起こりにくくなる。

【００３１】図４は、図３に示す第１，第２の配線２
１，２２の上下を逆にした例である。二つの配線の上下
関係が逆であっても、同様の効果が得られる。

【００３２】次に、保護素子の修正期間の短縮を図るよ
うにしたこの発明の別の実施例を説明する。上記実施例
の手法により、フィンガー効果が起こりにくくなり、バ
イポーラ型保護素子の性能が向上したとしても、前述し
たように、バイポーラ型保護素子とダイオード型保護素
子のいずれが有効であるかは、チップが出来上がるまで
は判定するのが難しい。そこでこの実施例では、一つの
半導体チップに、複数のパッドにそれぞれ接続される複
数の保護素子を形成する場合に、これら複数の保護素子
のうち一部にバイポーラ型を用い、残部にダイオード型
を用いる。そして、実際にチップが出来上がった後、両
保護素子を測定して、一方の保護素子が極端に性能が悪
い場合には、これを修正して他方の保護素子に置換す
る。両保護素子とも性能が十分であれば、修正の必要は
ない。

【００３３】具体的にこの実施例では、第１の保護素子
として、先の実施例の図１に示したバイポーラ型保護素
子を用い、第２の保護素子としては、図５に示すダイオ
ード型保護素子を用いる。図１と図５との相違は、ただ
一点、図１のバイポーラ型保護素子においてｎ型エミッ
タ層１４ａ，１４ｂの部分が、図５のダイオード型保護
素子においては、ｐ型アノード層２４ａ（２４ａ１〜２
４ａ３），２４ｂ（２４ｂ１〜２４ｂ３）となっている
点である。

【００３４】これにより、図１における３個のｎｐｎト
ランジスタＱ２１〜Ｑ２３と、図５における３個のダイ
オードＤ２１〜Ｄ２３（図６のパッドＰＡＤと接地端子
ＶSS間のダイオードＤ２に対応する）とは、一つの拡散
層の導電型を変更するイオン注入工程の変更のみで、相
互に置換可能となる。

【００３５】図６及び図７に示した、パッドＰＡＤと電
源ＶCCの間のダイオードＤ１とトランジスタＱ１につい
ても、図示しないが同様の関係で相互置換可能とする。
以上のようにこの実施例によると、拡散層の導電型を変
更するイオン注入工程の変更のみで、他の階層には一切
手を加えることなく、バイポーラ型保護素子とダイオー
ド型保護素子の切り替えができ、短い修正期間で有効な
ＥＳＤ保護を行うことが可能となる。

【００３６】

【発明の効果】以上述べたようにこの発明によれば、一
つのパッドに接続される保護素子の複数の拡散層に対し
て、異なる層の配線をそれぞれ先端部を短絡し、中央部
を短絡するように異なるパターンでレイアウトすること
により、各拡散層の中央部と先端部とで時間遅れなくブ
レークダウンを生じさせることができ、バイポーラ型保
護素子の場合にフィンガー効果が起こりにくい高い信頼
性が得られる。またこの発明によると、バイポーラ型と
ダイオード型の二種の保護素子を、拡散形成工程のみで
置換できるようにレイアウトすることにより、保護素子
の修正を短期間に且つ低コストで行うことが可能にな
る。

【図面の簡単な説明】

【図１】この発明の一実施例によるバイポーラ型保護素
子の平面図とそのＡ−Ａ′断面図である。

【図２】同実施例のコレクタ層に対する配線のレイアウ
トを示す図である。

【図３】同実施例の配線の構成を模式的に示す分解斜視
図である。

【図４】この発明の別の実施例の配線の構成を図３に対
応させて示す図である。

【図５】この発明の実施例によるダイオード型保護素子
の平面図とそのＡ−Ａ′断面図である。

【図６】ダイオード型保護素子の等価回路図である。

【図７】バイポーラ型保護素子の等価回路である。

【図８】バイポーラ型保護素子の動作原理を説明するた
めの図である。

【図９】バイポーラ型保護素子のレイアウトを示す図で
ある。

【図１０】バイポーラ型保護素子のフィンガー効果を説
明するための図である。

【符号の説明】

１０…シリコン基板、１１…ｐ型ウェル、１２…分離絶
縁膜、１３…ｎ型コレクタ層、１４ａ，１４ｂ…ｎ型エ
ミッタ層、２１…第１の配線、２２…第２の配線。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板に、一つのパッドに接続され
   るストライプ状パターンの複数の拡散層を持つ保護素子
   が形成された半導体装置において、 前記複数の拡散層の長手方向先端部を短絡する第１の配
   線と、この第１の配線とは異なる層において前記複数の
   拡散層の長手方向中央部を短絡する第２の配線とを有す
   ることを特徴とする半導体装置。
2. 【請求項２】 前記保護素子は、第１導電型のウェル内
   に、それぞれ所定間隔をおいてストライプパターンに拡
   散形成された第２導電型のコレクタ層及びエミッタ層を
   もって複数個並列に配置された横型バイポーラトランジ
   スタにより構成され、 前記第１の配線は、各バイポーラトランジスタのコレク
   タ層の長手方向先端部を短絡するようにレイアウトさ
   れ、 前記第２の配線は、各バイポーラトランジスタのコレク
   タ層の長手方向中央部を短絡するようにレイアウトされ
   ていることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 半導体基板に、複数のパッドにそれぞれ
   接続される複数の保護素子が形成され、これら複数の保
   護素子のうち一部にバイポーラトランジスタが用いら
   れ、残部にダイオードが用いられる半導体装置におい
   て、 バイポーラトランジスタからなる第１の保護素子とダイ
   オードからなる第２の保護素子とが、拡散層の導電型が
   異なる同じレイアウトをもって、拡散層の形成工程で置
   換可能に形成されていることを特徴とする半導体装置。
4. 【請求項４】 前記第１の保護素子は、第１導電型のウ
   ェルと、このウェル内に所定間隔をおいて拡散形成され
   る第２導電型のエミッタ層及びコレクタ層を有する横型
   バイポーラトランジスタであり、 前記第２の保護素子は、前記横型バイポーラトランジス
   タのエミッタ層又はコレクタ層の領域の一方を第１導電
   型の拡散層とするダイオードであることを特徴とする請
   求項３記載の半導体装置。