JPH11505374A - マクロセル・アレイのための静電気放電保護 - Google Patents

Abstract

(57)【要約】 望まれる回路を形成するために接続される複数の個々の回路セルから形成される集積回路のための静電気の放電（ＥＳＤ）保護回路。好ましくは近くに間隔を置いた関係で、一対のバス線が回路セルによって形成される回路のまわりの延びる。複数のＥＳＤ保護回路が間隔を置いて離れた関係でバス線間に、好ましくは保護されるべき回路セルの電気的な接続に対して閉じられた関係で、電気的に接続される。

Description

【発明の詳細な説明】 マクロセル・アレイのための静電気放電保護 本発明は、集積回路のコア論理マクロのような個々の回路セルのアレイの静電 気放電（ＥＳＤ）保護に関する。 発明の背景 多くの電子回路、特にＭＯＳトランジスタを含む回路は、静電気放電（ＥＳＤ ）によって損傷を与えられることにさらされる。この問題を克服するために、Ｅ ＳＤ保護回路が、様々な型の回路部分のために開発されてきた。例えば、米国特 許第5,043,782号および米国特許第5,343,053号並びに係属中の米国特許出願08/2 91,809号を見ると、これらの各々は参照することによってここに合体され、電源 バスに関してＥＳＤからＩＣを保護することへ特に適用できる。 今日までのところ、ＥＳＤ保護の構成（scheme）は、集積回路（ＩＣ）の入力 ポート、出力ポートおよび電源ポートに向けてきた（address）。しかしながら 、ＩＣが大きさおよび複雑さにおいて増してくると共に、デバイスの幾何学的配 置が縮小されてきたので、コア論理回路部分を形成するマクロセルのアレイのよ うな，個々のセルの相互接続されたアレイに対してＥＳＤ損傷がよく起こる（pr evalent）ようになった。このことは、マクロセルの電源線へ電源供給ＥＳＤ保 護の構造物を追加することによって、またマクロ論理セルのＩ／ＯポートとＩＣ の周辺部（perifery）あたり（around）の入力／出力回路との間にＥＳＤ保護を 設けることによって、新たな設計において注意が向けられている。一旦、このよ うな回路は、論理セルのような様々なマクロセルを用いて設計されると、マクロ セルは全体にわたる密集したデバイスを形成するように配置され、論理マクロセ ルの再設計を伴う実質的なレイアウトの骨折り（effort）なしに電源供給ＥＳＤ 保護回路を個々の各回路に提供することは難しく、デバイスの全体としての大き さを増加させる。加えて、コア論理回路部分に適するＥＳＤ保護は、全体として 、自動的な計算機ルーチンを使用して検証することがしばしば難しい一組の規則 を適 用することを必要とする。現在のところ、このようなチップ・レイアウトを検証 するには、その分野において博識である技術者が必要とされる。このため、各マ クロセルを保護するための試みよりもむしろ簡単に計算機検証される方法で、全 体にわたるブロックとして、コア論理回路のためのＥＳＤ保護を大きな集積回路 のコア論理回路に与えるための技術を有することが望ましい。 本発明の要約 相互に関連して配置される個々の回路セルのアレイのために静電気（ＥＳＤ） 保護を有する回路は、個々の回路セルのアレイのまわりに延びる一対の伝導バス 線を含む。手段が、個々の回路セルのアレイを該バス線へ接続するために提供さ れる。複数のＥＳＤ保護回路は、間隔を置いて配置され離れた関係で該バス線の 間に電気的に接続される。 図面の簡単な説明 図面では、同類の部分（item）は同じ参照番号によって同定される。 図１は、本発明に従ってＥＳＤ保護回路を含むＩＣの個々の複数の回路セルの 配置の概略の平面図である。 図２は、電源バスとマクロセルとの間の意にかなった接続を表す概略の平面図 をである。 図３は、マクロセル電源バスを含むＩ／Ｏセルの概略図である。 図４は、周辺Ｉ／Ｏパッドとコアマクロとの間にあるインタフェース保護回路 を図示する概略図である。 図５〜図７は本発明の実用に有用なＥＳＤ保護回路の概略図である。 詳細な記述 図１には、一般的に１０と称される、コア論理ブロック（回路ブロック）のよ うな回路が概略的に示されている。回路１０は、（図示されていない）基板上に 密集した関係で電気的に接続されていると共に配置されている異なる多数の個々 のセル（マクロセル）１２、１４、１６、１８、２０および２２から成り立って いる。全てのセルがお互いに接続されていることは必要でない。個々の回路は、 ＣＰＵ、ＡＬＵ、ＲＡＭ、ＲＯＭ、ＭＣＭ、バスアドレス及びバス接続回路並び に他のよく知られた回路のようなマクロセルを形成するためのゲート、フリップ フロップ、レジスタ、メモリ、増幅器等のような機能セルを含んでいてもよい。 一対の伝導バス線２４及び２６は、好ましくは僅かに間隔を置いて配置され離れ た関係、そして実質的に平行な関係で、回路１０のセル１２〜２２のまわりに（ about）、好ましくは完全に取り巻いて（around）延びる。バス線の一本、例え ばバス線２４は電源線であり、他のバス線２６は基準電位の源、例えば接地線に 接続されている。回路１０の様々なセル１２〜２２の内部バス回路は、電気的に バス線２４及び２６へ接続されている。電源パッド２８及び３０は、バス線２４ 及び２６へ接続され、電力源へバス線を接続するためにバス線に沿って間隔を置 いて離れて配置されている。各対の一方の電源パッドはバス線の一方へ電気的に 接続され、各対の他方電源パッドは他方のバス線に電気的に接続される。 バス線は、必ずしも必要でないが好ましくは個々の回路セルのアレイを完全に 囲むべきである。一旦、個々のセルのレイアウトが知られると、選択されたバス 線の他の配置は、図２に示されるように同様に受け入れ可能である。ＥＳＤの目 的のために、バス線２４及び２６の最小の目的の（final）幅は少なくとも２０ ［μｍ］であるべきである。実際の幅は、論理スイッチングからの電源線要求の 考慮によって更に支配されることがある。また、非常に大きいチップ上では、バ ス線２４及び２６は、バス２４及び２６への電源接続の間の最大抵抗１０［Ω］ を維持するために調整を必要とすることもある。これは、平方（squares）当た り５０［ｍΩ］で２００平方のメタルに対応する。マクロセルと電源バス２４ａ 及び２６ａとの間のメタル接続は、それぞれできる限り共に近づけるべきである 。同じマクロセルへの電源バスおよび接地バスの間にわずか２［Ω］相当のマク ロセル電源バスメタル（４０平方未満）があるべきである。同じマクロセルへの 電源バスがまたチップの一方の側から他方へ走っていない限り、マクロセルの電 源端子および接地端子をチップの両側へ接続することは許されない。これは図２ に図示されている。また、図２には、セルを構成する個々のデバイスへの電圧を 供給する内部セルバスは、それぞれ２４ｂおよび２６ｂとして明示されている。 複数のＥＳＤ保護回路３２は、間隔を置いて離れた関係で回路１０に関して様 々な位置においてバス線２４および２６の間に形成されている。例えば、図１に おいて数字３２ａは、以下に議論されているように、Ｉ／Ｏパッド３３と共に要 素を成す保護回路の集積を示し、３２ｂはＩ／Ｏパッドに接近している保護回路 を示している。ＥＳＤ回路３２の各々は、特定のＥＳＤ回路３２によって保護さ れるべきセル１２〜２４の一つのバス線への回路セルの一つの電気的な接続部（ connections）へ、好ましくは接近して間隔を置いて、そして好ましくは隣接し て、位置が定められる。セル１２〜２４の特定の１個へ間隔を置いて接近して配 置されている１個よりも多いＥＳＤ回路３２があってもよい。ＥＳＤ回路３２は 、バス線２４および２６へ電気的に接続され、そのバス線へ接続されているセル １２〜２２への損傷を引き起こすために必要な電圧より下の電圧レベルへバス線 ２４と２６との間のあらゆるＥＤＳの過渡電圧（transient）をクランプする。 ＥＳＤ電流はマクロセル内部バス線間の数アンペアの接触であり得るので、ＥＳ Ｄ保護回路は電圧をクランプするセルへ加えられているバス線の電圧降下を最小 にするためにできる限り近くするべきであり、そして好ましくは図３に図示され るようにＴ／Ｏパッドの一部で有り得ることが好ましい。バス線２４および２６ との間にＥＳＤ保護回路３２を形成することによって、個々のマクロセル１２か ら２４および回路１０の全体設計を変更することなく、またその回路の全体サイ ズを実質的に増加することなく、予め設計されているコア論理回路ブロックへＥ ＳＤ保護回路３２を追加できる。 図３では、パッドＩ／Ｏセル３３は、シンク／インタフェース（sync/interfa ce）セル７５と電源バス２４および接地バス２６を好ましくはコアマクロセルの ためにそれぞれ含む配線チャネル７３とを包含している。配線チャネル７３は、 必要とされる相互接続（interconnection）の数を提供する（accommodate）ため に拡張可能である。この配列において、ＥＳＤ保護回路３２は、Ｉ／Ｏセル３３ 内に含まれる。敷かれたセル（オバーレイ・セル、overlay cell）は、Ｉ／Ｏセ ル３３当たりのＥＳＤ保護回路３２の数を変えるために、また配線チャネルマク ロセルの相互接続を提供するために使用される。図１を参照すると、セル１２〜 ２２と電源バスリング２４および２６との間のメタル接続は、できる限り共に近 づけるべきである。同じセルへの電源接続と接地接続との間に多くても２［Ω］ 相当のバス線のメタル（４０平方未満）があるべきである。同じセルへの電源バ ス線がまた、チップの一方側から他方へ走っていない限り、同じセルの電源電位 端子と基準電位端子とをチップの両側へ接続することは許されない。 ＥＳＤのような過渡的な事象中に、ＩＣおよびコアマクロセルの周辺のあたり のＩ／Ｏセル内およびその間に著しい電圧差を発現させる可能性がある。したが って、これらのインタフェース（結びつけ、interface）点において、Ｏ／Ｉセ ルおよびマクロセルのゲートのためのインタフェース保護を提供することが必要 である。インタフェース保護がないと、内部の基準電位バス線と電源バス線との 間の過渡的な電圧は、トランジスタを損傷させ且つセルの不具合を引き起こす、 トランジスタの薄いゲート酸化物にわたる過度の電位差となる。これは図４に図 示されている。小さいツェナダイオード４０２は、好ましくは、周辺のＩ／Ｏセ ル４０６からの駆動信号を受けるコアマクロセル４０４への、およびコアマクロ からの駆動信号を受ける各Ｉ／Ｏインタフェースへの入力において含まれる。ツ ェナダイオードは、インタフェース駆動器（driver、ドライバ）４０８である実 際の入力ゲートに可能な限り近くに置かれるべきである。接地の戻りは、可能な 最高のクランプ動作を確実にするために、入力デバイス、好ましくはＮＭＯＳト ランジスタのソース接続部に近づけて置かれるべきである。インタフェース駆動 器の出力と直列である抵抗４１０は、適当などこでも置かれることが可能である 。しかしながら、それは、最大の柔軟性と最小の工業的な努力のために、図４に 示されるように、マクロセル内に包含されるべきである。あるコアマクロセル４ ０４と別のコアマクロセル４０５との間のインタフェースの際に、特別な事前の 対策は必要とされないことに注目すべきである。 保護されているセルおよび使用される製造プロセスに適合するあらゆるＥＳＤ 保護回路を使用することができる。特定のＥＳＤ回路の選択は、ＥＳＤ回路３２ によって保護されるべきセルの型に対して必要とされるＥＳＤ回路と回路セルの ブロックを製造するために必要とされるプロセスとに依存する。設計ルール０． ３［μｍ］〜０．８［μｍ］を使用するマクロセルブロック回路のためのＥＳＤ 保護回路３２に有用な特定の保護回路の代わりの具体例は、米国特許第5,343,05 3号に開示され、また図５から図７に示されている。このＥＳＤ保護回路は、タ ーン・オンのための並列に接続される、好ましくはツェナダイオードである、電 気的なトリガ（trigger、誘発する、叉は始動する）手段と、「オン状態」およ びクランプ電圧を制御するためのＳＣＲ（シリコン制御整流器）と、直列のツェ ナダイオードとを備える。 製造プロセス自体は、ＩＣの技術分野においてよく知られている。配線チャネ ル／コア電源バスセルへ電源線の保護回路を包含することは、一連のオーバレイ セルを用いて最もよく達成される。各セルは、最低１個の保護回路を必要とする が、セル内での位置は配線チャネル／コアのマクロセル接続に依存して変えるこ ともできる。実際には、多くのセルは、２〜３［ｍｍ］幅の構造という全体チッ プ要求を満足するために、２または３個の保護回路を包含する。 コアの制限された設計のために、コア電源バスと配線チャネルとを更に含むパ ッドセル間に引き延ばし可能な（strechable）セルを使用することが必要となる 。必要とされる保護構造の全体量を作り上げるために必要なものとして引き延ば し可能なセルに余分な保護構造を配置することもできる。 ランダム・アクセス・メモリのブロックに給電する（feed）Ｖスタンバイのよ うな分離された電源バスは、それら自身の保護を必要とする。これらの状況の場 合には、最小４００［μｍ］の保護セル幅が好ましい。これらのマクロセルは、 Ｖスタンバイ電源バスと基準電位の源との間の電源バスの抵抗に対しては２［Ω ］規則を守る（observe）一方で、実際のマクロセルになるべく近くに置かれる べきである（マクロセル内に仮に（even）包含されてもよい）。 図５では、本発明を実践するために有用なＥＳＤ保護回路５０は、ＳＣＲ５２ のアノードとゲートとの間に接続された第１のツェナダイオード５４とＳＣＲ５ ２とを備える。ダイオード５４は、ＳＣＲ５２が「オン」状態へ切り替えられる 電圧を制御するように、ＳＣＲ５２のトリガ電圧を制御する。第２のツェナダイ オード５６は、ＳＣＲ５２を直列になるように、ＳＣＲ５２のカソードに接続さ れる。ツェナダイオード５６のカソードはＳＣＲ５２のカソードへ接続され、ツ ェナダイオード５６のアノードは第１の端子５８に接続される。抵抗６０は、Ｓ ＣＲ５２のゲートと端子５８との間に、そしてツェナダイオード５４と直列に接 続されている。ＳＣＲ５２のアノードおよびツェナダイオード５４のカソードは 、第２の端子６２に接続されている。ツェナダイオード５６は、「オン」状態、 またはＳＣＲ５２のクランプ電圧を制御する。回路５０は、図示されていない保 護されるべきマクロセルブロックがわたって接続される電源線２４および２６へ 接続されている端子５８および６２を持つ２端子のデバイスである。 図６では、代わりの保護回路１００は、ＳＣＲ１１２と、ＳＣＲ１１２と並列 である第１のツェナダイオード１１４と、ＳＣＲ１１２と直列である第２のツェ ナダイオード１１６とを備える。ツェナダイオード１１６は、ツェナダイオード １１６のアノードがＳＣＲ１１２のアノードへ電気的に接続された状態で、ＳＣ Ｒ１１２のアノードと第２の端子１２０との間に接続される。ＳＣＲ１１２のカ ソードは第１の端子１１８へ接続され、ツェナダイオード１１６のカソードは第 ２の端子１２０へ電気的に接続されている。ツェナダイオード１１４は、ツェナ ダイオード１１４のカソードがツェナダイオード１１６のカソードおよび第２の 端子１２０へ接続されたままで、ＳＣＲ１１２とツェナダイオード１１６とに並 列である。抵抗１２２は、ツェナダイオード１１４のアノードと第１の端子１１ ８との間に直列に接続されている。抵抗１２２とツェナダイオード１１４との接 合は、ＳＣＲ１１２のケートへ接続されている。回路１００はまた、電源線２４ および２６へ接続される端子１１８および１２０を持つ２個の端子のデバイスで ある。回路１００は、図示されていない保護されるべきマクロセルブロックがわ たって接続される電源線２４および２６へ接続されている端子１１８および１２ ０を持つ２端子のデバイスである。 図７では、代わりの保護回路２００は、ＳＣＲ２１２と、ＳＣＲ２１２と並列 の第１のツェナダイオード２１４と、ＳＣＲ２１２と直列の第２のツェナダイオ ード２１６と、を備える。ツェナダイオード２１６は、ツェナダイオード２１６ のアノードがＳＣＲ２１２のアノードへ接続された状態で、ＳＣＲ２１２のアノ ードと第２の端子２２０との間に接続される。ＳＣＲ２１２のカソードは第１の 端子２１８へ接続され、ツェナダイオード２１６のカソードは第２の端子２２０ へ接続される。ツェナダイオード２１４は、ＳＣＲ２１２と並列に接続される。 抵抗２２１は、ツェナダイオード２１４のカソードと第２の端子２２０との間に 直列に接続される。抵抗２２１とツェナダイオード２１４との接合は、ＳＣＲ２ １２の第２のゲートへ接続される。抵抗２２２は、ツェナダイオード２１４のア ノードと第１の端子２１８との間に直列に接続される。抵抗２２２とツェナダイ オード２１４との接合は、ＳＣＲ２１２の第１のゲート接続される。回路２００ は、図示されていない保護されるべきマクロセルブロックがわたって接続される 電源線２４および２６へ接続されている端子２１８および２２０を持つ２端子の デバイスである。 典型的な工業上の実施では、集積回路の専用（dedicated）機能のコア論理を 形成するために適当なものとして組み合わされるマクロセルと呼ばれる大きな論 理ブロックが設計される。幾何学的に縮小する（shrink）場合、製造者はより小 さいＩＣを作るためにマクロセルを縮小したいと考える。ＥＳＤ保護回路は、マ クロセルの異なる縮小と共に変わり得る。ＥＳＤ保護の構造が各マクロセルへ加 えられると、実質的な努力が必要であり、そして設計において不注意に何かを変 化させる危険が常にあり、エラーを引き起こす。また、縮小が行われる毎にマク ロセルを変化させることはマクロセルが増加することを引き起こし、このため縮 小の利益を小さくする。本発明のパワーリング・アプローチを使用することは、 最大の柔軟性を与え、マクロセルのアレイへＥＳＤ保護を追加するために必要と される努力を小さくし、そしてあらゆるマクロセルを影響することなしに行われ ることが可能である。このため、全体の回路が設計された後に、本発明はコア論 理回路またはマクロセルの他の似たようなアレイといった回路へ供給し、その回 路ではＥＳＤ保護回路を個々のセルの各々に与える。また、本発明は、全体とし て回路サイズを実質的に増加することなしに、ＥＳＤ保護回路の追加を考慮にい れている。 本発明の具体例の修正が当業者に思い浮かぶことがある。例えば、模範となる 具体例が個々のセルのアレイのまわりに延びる電源バスの表現を用いて記述され た一方で、電源バスの他の配置を使用してもよい。加えて、模範となる具体例が 特定の型の保護回路の表現を用いて記述された一方で、保護されている回路と適 合する他の保護回路やプロセス技術はまた、本発明の範囲内にある。このような 、また同類の修正は、本発明の範囲と精神、および添えられた請求の範囲の内に あ ると意図されている。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４８１

Claims (1)

1. 【特許請求の範囲】 １．静電気放電（ＥＳＤ）の保護を有する回路であって、 電気的に互いに接続される複数の個々の回路セル（circuit cells）であって 、この各回路セルは入力／出力接続部（Ｉ／Ｏパッド）を有し、 該回路セルのまわりに延びる導電性の一対のバス線と、 該バス線へ該回路セルを電気的に接続する手段と、 間隔をおいて離した関係で該バス線間に接続される複数のＥＳＤ保護回路と、 を備える回路。 ２．該ＥＳＤ保護回路は、該回路セルの一つのパッドへ近接した関係で該バス線 に該ＥＳＤ保護回路の一つが接続されていて、間隔を置いた関係で該バス線に沿 って配置されている、請求項１に記載の回路。 ３．該ＥＳＤ保護回路は、該ＥＳＤ保護回路の少なくとも１個が該回路セル一つ のＩ／Ｏパッドの構造部内にある該バス線へ接続されていて、該バス線の沿って 間隔を置いた関係で配置されている、請求項２に記載の回路。 ４．該回路セルの入力および出力へＥＳＤ保護を提供するために、ある回路セル のＩ／Ｏパッドへ接続される少なくとも１個のインターフェイス保護回路を、更 に備える請求項２に記載の回路。 ５．少なくとも一対の電源パッドを基板上に含み、該電源パッドの各々が別個の バス線へ電気的に接続されている、請求項２に記載の回路。 ６．該バス線に沿って間隔を置いて離れた関係で位置決めされ該基板上に複数対 の電源パッドを含み、各対の一方の電源パッドが該バス線の一つに電気的に接続 され、各対の他方の電源パッドが電気的に他方のバス線に接続される、請求項５ に記載の回路。 ７．該ＥＳＤ保護回路は、 シリコン制御整流器（ＳＣＲ）と、 前記ＳＣＲと並列に電気的に接続され、該ＳＣＲをそれのオン状態へ誘発する ための電気的なトリガ手段と、 該ＳＣＲのクランプ電圧を制御するために該ＳＣＲと直列に電気的に接続され る第１のツェナダイオードと、 を備える請求項１に記載の回路。 ８．該電気的なトリガ手段は、該ＳＣＲと並列に電気的に接続される第２のツェ ナダイオードを更に備える、請求項７に記載の回路。 ９．該ＳＣＲは、第２の端子へ電気的に結合されるアノードと、第１の端子に電 気的に結合されるカソードとを有する、請求項８に記載の回路。 １０．該第１のツェナダイオードは、該ＳＣＲのカソードと該第１の端子の間に 電気的に結合される、請求項９に記載の回路。 １１．該第１のツェナダイオードは、該ＳＣＲのカソードへ電気的に結合される カソードと該第１の端子に電気的に結合されるアノードとを有する、請求項１０ に記載の回路。 １２．該第２のツェナダイオードと該第１の端子との間に直列して電気的に結合 される抵抗を更に備え、 該第２のツェナダイオードは、該ＳＣＲのアノードと該第２の端子とへ電気的 に結合されるカソードと該ＳＣＲのゲートへ電気的に結合されるアノードとを有 する、請求項１１に記載の回路。 １３．該第１のツェナダイオードは、該ＳＣＲのアノードと該第２の端子との間 に電気的に結合され、 該第１のツェナダイオードは、該ＳＣＲのアノードへ電気的に結合されるアノ ードと該第２の端子へ電気的に結合されるカソードとを有し、 該第２のツェナダイオードは、該第２の端子へ電気的に結合されるカソードと 該第１の端子へ電気的に結合されるアノードとを有し、 該第２のツェナダイオードのアノードと該第１の端子との間に直列して電気的 に結合される抵抗と、 該第２のツェナダイオードと該第２の端子との間に直列して電気的に接続され る第２の抵抗と、を備える請求項９に記載の回路。