KR19990014842A - 매크로셀 어레이용 정전기 방전 보호 장치 - Google Patents

매크로셀 어레이용 정전기 방전 보호 장치 Download PDF

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Abstract

본 발명은 바람직한 회로를 형성하도록 접속된 복수개의 개별적인 회로 셀로 구성된 집적 회로용 정전기 방전(ESD)보호 회로에 관한 것이다. 바람직하게 상호 근접하여 간격지워진 한 쌍의 버스 라인은 상기 회로 셀로 구성된 회로 주변에서 연장된다. 복수개의 정전기 방전(ESD)보호 회로는 전기적으로 상기 버스 라인 사이에서 서로 일정 간격 이격되어, 바람직하게는 보호되어야 할 회로의 전기적 접속부에 근접하여 접속된다.

Description

매크로셀 어레이용 정전기 방전 보호 장치
특히 MOS 트랜지스터를 포함하는 많은 전기 회로들은 ESD에 의해 손상을 입기 쉽다. 이러한 문제점을 극복하기 위하여, ESD 보호 회로가 다양한 회로의 형태로 개발되었다. 예를 들어, 본 명세서에서 참조문헌으로 사용된 미국 특허 제 5,043,782호와 본 출원인의 미국 특허 제 5,343,053호 및 본 출원인의 계류중인 미국 특허 출원 일련번호 제 08/291,809를 보면, 이것들은 특히 파워 버스 상에서 ESD로부터 IC를 보호하는 것에 적용 가능하다.
오늘날까지 ESD 보호 계획은 집적 회로(IC)의 입력단, 출력단 및 파워 단자를 처리하고 있다. 그러나, IC의 크기 및 복잡도가 증가하고 장치의 부피가 감소함에 따라, 코어 로직 회로를 형성하는 매크로셀 어레이와 같은 상호 접속된 개별적인 셀 어레이에 대한 ESD 손상은 증가하게 되었다. 이러한 것은 파워 공급 ESD 보호 구조를 매크로 파워 라인에 첨가하고, IC 주변을 둘러싸는 입/출력 회로와 매크로 로직 셀의 I/O 포트 사이에 ESD 보호 장치를 제공하므로써, 새로운 설계로 다루어지고 있다. 전반적인 조밀한 장치를 형성하기 위한 방식으로 배열된 로직 셀 등과 같은 다양한 매크로셀을 사용하여 이러한 회로가 설계되면, 로직 매크로셀의 재설계를 수반하는 레이아웃의 수고 없이 각각의 개별적인 매크로셀에 파워 공급 ESD 보호 회로를 제공하는 것은 곤란하며, 장치의 전반적인 크기를 증가시킨다. 게다가, 전체적으로 코어 로직 회로에 적합한 ESC 보호 장치는, 종종 자동 컴퓨터 루틴을 사용하여 검사되기에 어려운 규칙의 적용을 요구한다. 현재 기술 분야에 지식이 기술자들은 이러한 칩 레이아웃을 검사하도록 요구받고 있다. 따라서, 각각의 매크로셀을 보호하는 것을 시도하는 것보다는 쉽게 컴퓨터 검사되는 방식으로 전체 블록으로서 코어 논리 회로용 ESC 보호를 큰 집적 회로의 코어 로직 회로에 제공하기 위한 기술이 요구되고 있다.
본 발명은 집적회로의 코어 로직 매크로셀(core logic macro cell)과 같은 개별적인 회로 셀 어레이의 정전기 방전(ESD:Electrostatic Discharge ) 보호에 관한 것이다.
도 1은 본 발명에 따른 ESD 보호 회로를 구체화한 IC의 복수개의 개별적인 회로 셀의 배열을 도시한 평면도.
도 2는 파워 버스와 매크로셀 사이에 수용 가능한 접속부를 도시한 평면도.
도 3은 매크로셀 파워 버스를 포함하는 I/O 셀의 블록도.
도 4는 코어 매크로셀과 주변 I/O 패드 사이의 인터페이스 보호 회로를 도시한 블록도.
도 5 내지 도 7은 본 발명의 실시에서 유용한 ESD 보호 회로의 블록도.
서로 연관되어 배열된 개별적인 회로 셀의 어레이에 대한 ESD 보호를 포함하는 회로는 개별적인 회로 셀 어레이 주위에서 연장된 한 쌍의 도전 버스 라인을 포함한다. 개별적인 회로 셀 어레이를 상기 버스 라인에 접속하기 위한 수단이 제공된다. 복수개의 ESD 보호 회로는 상기 버스 라인 사이에서 일정한 간격으로 서로 이격되어 전기적으로 접속된다.
도면에서는 동일한 항목들은 동일한 인용 부호로 식별된다.
도 1에는 개략적으로 코어 로직 블록(회로 블록)과 같은 회로가 도시되어 있으며, 이것은 일반적으로 10으로 지칭되어 있다. 상기 회로(10)는 기판상에 서로 조밀하게 배열되어 전기적으로 상호 접속된 다수의 상이한 각각의 셀(매크로셀, 12,13,16,18,10,22)로 구성된다. 모든 셀은 서로 접속될 필요는 없다. 각각의 회로는, CPU, ALU, RAM, MCM, 버스 어드레스 및 버스 불화(*) 매크로셀 및 다른 알려진 셀 등과 같은 매크로셀을 형성하도록 상호 접속된 게이트, 플립플롭, 레지스터, 메모리 ,증폭기 등과 같은 기능적인 셀을 포함할 수 있다. 한 쌍의 도전 버스 라인(24,26)은 상기 회로(10)의 셀(12-22)의 주변에서, 바람직하게 완전히 둘러싸도록, 바람직하게는 약간 이격되어 실질적으로 병렬 관계로 연장된다. 버스 라인(24)과 같은 버스 라인들 중 하나는 파워 라인이며, 다른 버스 라인(26)은 접지 전위 소스에 접속된다. 회로(10)의 다양한 셀(12-22)의 내부 버스 회로는 전기적으로 버스 라인(24,26)에 접속된다. 파워 패드(28,30)는 전기적으로 상기 버스 라인(24,26)에 접속되고, 상기 버스 라인을 파워에 접속하기 위한 버스 라인 사이에서 소정 간격으로 이격되어 위치 설정된다. 각 쌍에서 하나의 파워 패드는 전기적으로 상기 버스 라인 중 하나에 접속되고, 각 쌍에서의 다른 파워 패드는 다른 버스 라인에 전기적으로 접속된다.
필수적이지는 않지만, 상기 버스 라인은 바람직하게 개별적인 회로 셀 어레이를 완전히 둘러싼다. 각 셀의 레이아웃이 알려지면, 선택된 버스 라인의 다른 장치는 도 2에 도시된 바와 같이 동일하게 수용될 수 있다. ESD 목적을 위하여, 버스(24,26)의 최소 최종 폭은 적어도 20 마이크로메터이어야 한다. 실질적인 폭은 로직 스위칭에 기인하여 고려하여야 하는 파워 라인에 의해 많이 조절될 수 있다. 또한 매우 큰 칩의 경우, 버스 라인(24,26)의 폭은 버스(24,26)로의 파워 접속부 사이에서 최대 10 오옴의 저항을 유지하도록 조정되어야 한다. 이것은 단위 면적당 50 밀리오옴인 금속의 약 200 평방 미터에 해당한다. 매크로셀과 파워 버스(24a, 26a) 사이에서의 금속 접속부는 개별적으로 가능한 한 함께 단락되어야 한다. 동일한 매크로셀까지의 파워와 접지 버스 사이에 단지 2 오옴과 등가인 매크로셀 파워 버스의 금속(40 평방 미터 미만)이 존재한다. 매크로셀까지의 파워 버스가 또한 칩의 일 측에서 다른 측까지 뻗어 있지 않으면, 동일한 매크로셀의 파워 및 접지 단자를 마주하는 측의 칩에 접속하는 것은 허용되지 않는다. 이러한 것이 도 2에 도시되었다. 또한 도 2에 있어서, 전압을 셀을 포함하는 각 장치로 공급하기 위한 내부 셀 버스는 24b 및 26b로 각각 지칭되었다.
복수개의 ESD 보호 회로(32)는 버스 라인(24,26) 사이에서 회로(10) 주위의 다양한 위치에 상호 분리되어 소정의 간격으로 형성된다. 예를 들어 도 1에서, 부호(32a)는 다음에서 설명될 I/O 패드(33)를 포함한 보호 회로 전체를 나타내며, 부호(32b)는 상기 I/O 내부에 인접한 보호 회로를 나타낸다. 각각의 ESD 회로(32)는 특별한 ESD 회로(32)에 의해 보호되는 셀(12-24) 중 하나의 버스 라인에 대한 하나의 회로셀의 전기적 접속부에 근접하게 간격 지워져서, 바람직하게 인접하게 위치설정된다. 상기 셀(12-24) 중 특별한 하나에 근접하게 간격 지워진 하나 이상의 ESD 회로(32)가 존재한다. 상기 ESD회로(32)는 전기적으로 상기 버스 라인(24,26)에 접속되어, 버스 라인(24,26) 사이의 어떠한 ESD 과도 현상을 버스 라인에 접속된 셀(12-24)을 손상시키는데 필요한 것 보다 낮은 전압까지 클램핑시킨다. ESD 전류는 수 암페어일 수 있기 때문에 매크로셀의 내부 버스 라인들 사이의 접속부와 ESD 보호 회로는 가능한 한 근접하게 위치하여 셀 클램핑 전압에 부가되는 버스 라인 전압 강하를 최소화하도록 하고, 바람직하게 그들은 도 3에 도시된 바와 같은 I/O 패드의 일부일 수 있다. 버스 라인(24,26) 사이에 ESD 보호 회로를 형성하므로써, 상기 ESD 회로(32)는 회로(10)의 전반적인 설계를 변화시키지 않고 또 실질적으로 회로 전체의 크기를 증가시키지 않고, 라인(24)을 통하여 미리 설계된 코어 로직 회로 블록과 개별 적인 매크로셀(12)에 첨가될 수 있다.
도 3에 있어서, 패드 I/O 셀(33)은 싱크/인터페이스 셀(75)과 바람직하게 코어 매크로셀용 파워 및 접지 버스(24,26)를 포함하는 와이어링 채널 셀(73)을 결합시킨다. 상기 와이어링 채널(73)은 요구된 개수의 상호 접속부를 수용할 정도로 확장 가능하다. 이러한 배열에서 ESD 보호 회로(32)는 상기 I/O 셀(33) 내부에 포함된다. 오버레이 셀은 I/O 셀(33) 당 ESD 보호 회로(32)의 개수를 변화시키고 와이어링 채널/매크로셀 상호 접속부를 수용하기 위하여 사용된다. 도 1에 대하여 설명하면, 셀(12-22)과 파워 버스 링(24,26) 사이의 금속 접속부는 바람직하게 가능한 한 서로 근접하여 위치되어야 한다. 동일한 셀로 파워와 접지 접속부 사이에 고작 등가적으로 2 오옴의 버스 라인 금속(40 평방 미터 이하)이 존재한다. 셀로의 파워 버스 라인이 또한 칩의 일측에서 다른 측으로 뻗어 있지 않으면, 동일한 셀의 파워와 기준 전위 단자를 마주하는 측의 칩에 접속하는 것은 허용되지 않는다.
ESD와 같은 과도 현상 중에, IC 주변과 코어 매크로셀을 주위의 I/O 패드 셀 사이 또는 내부에서의 상당한 전압 차를 개선시키는 것은 가능하다. 따라서, 이러한 인터페이스 지점에 I/O 셀의 게이트와 매크로셀에 인터페이스 보호를 제공하는 것은 필수적이다. 인터페이스 보호 없다면, 내부 기준 전위 버스 라인 또는 파워 버스 라인들 사이의 일시적인 전압은 트랜지스터의 얇은 게이트 산화물 양단의 과도한 전위차가 트랜지스터를 손상시키고 셀 오동작을 유발시킬 수 있다. 이러한 것은 도 4에 도시되어 있다. 작은 제너 다이오드(402)는, 바람직하게 주변 I/O 셀(406)로부터 구동 신호를 인가받는 코어 매크로셀(404)과 코어 매크로셀로부터 구동 신호를 인가받은 각각의 I/O 언터페이스 셀의 입력단에 포함된다. 상기 제너 다이오드는 인터페이스 구동기(408)의 실제 입력 게이트에 가능한 근접하여 위치되어야 한다. 가능한 최상의 클램핑 동작을 보장하기 위하여, 접지 복귀는 또한 입력 구동 장치, 바람직하게 NMOS 트랜지스터의 소오스 접속부에 근접하여 위치되어야 한다. 인터페이스 구동기의 출력단과 직렬인 저항(410)은 적합한 어디에든지 위치될 수 있다. 그러나, 최고의 신뢰성과 최대의 공학적 노력을 위하여, 그것은 도 4에 도시된 바와 같은 매크로셀 내에 실현되어야 한다. 하나의 코어 매크로셀(404)과 다른 코어 매크로셀(405) 사이를 인터페이싱할 때, 어떤 특별한 예방 조치도 요구되지 않는다는 것을 주지하라.
보호될 셀과 제조 과정에 호환성이 있는 모든 ESD보호 회로가 사용될 수 있다. 특별한 ESD 회로의 선택은 ESD 회로(32)에 의해 보호될 셀의 유형에 대해 요구된 것과 회로 셀의 블록을 제조하는 데 사용되는 방법에 의존한다. 0.3 내지 0.8 마이크로메터 설계 룰을 사용하는 매크로셀 블록 회로용 ESD 보호 회로(32)로 유용한 특별한 보호 회로의 대안적인 실시예가 미국 특허 제 5,343,053호에 개시되어, 5 내지 도 7에 도시되었다. 이러한 ESD 보호 회로는 전기적 트리거 수단, 바람직하게는 상기 SCR을 턴닝시키기 위하여 병렬로 접속된 제너 다이오드와 온 상태 또는 클램핑 전압을 조정하기 위하여 SCR과 직렬인 제너 다이오드를 포함한 SCR을 포함한다.
제조 방법 자체는 IC 분야에서 잘 알려져 있다. 파워 라인 보호 회로를 와이어링 채널/코어 파워 버스 셀에 통합하는 것은 일련의 오버레이를 사용하여 최상으로 달성된다. 각각의 셀은 최소한 하나의 보호 회로를 요구하지만, 셀 내의 그것의 위치는 와이어링 채널/코어 매크로셀 접속에 의존하여 변화할 수 있다. 실제 대부분의 셀은 바람직하게 2 또는 3개의 보호 회로를 통합하여 구조물의 2 내지 3 밀리미터의 전체 칩 요구를 만족시킨다.
코어의 한정된 설계를 위하여, 또한 코어 파워 버스와 와이어링 채널을 포함하는 패드 셀들 사이에 신축 가능한 셀을 사용하는 것이 필수적이다. 요구된 보호 구조물의 전체 수량을 구성하도록 요구됨에 따라 여분의 보호 구조물은 상기 신축 가능한 셀내에 위치될 수 있다.
RAM에 파워를 공급하는 Vstandby와 같은 절연된 파워 버스는 자신의 보호를 요구한다. 이러한 상황에 대하여, 최소 400마이크로미터의 폭의 보호 셀이 선호된다. 이러한 셀은 파워 버스 저항에 대한 Vstandby 파워 버스와 기준 전위 소스 사이의 2오옴 룰을 준수하면서, (매크로셀 내부에 통합 될 수도 있을 정도로) 가능한 실제 매크로셀에 근접하게 위치되어야 한다.
도 5에서, 본 발명을 실시하기에 유용한 ESD 보호 회로(50)는 SCR(52) 및 상기 SCR(52)의 애노드와 게이트 사이에 접속된 제 1 제너 다이오드(54)를 포함한다. 상기 다이오드(54)는 SCR(52)이 온 상태로 스위칭되는 전압을 제어하기 위하여, 상기SCR(52)의 트리거 전압을 제어한다. 제 2 제너 다이오드(56)는 SCR(52)와 직렬이 되도록 SCR(52)의 캐소드에 접속된다. 제너 다이오드(56)의 캐소드는 상기 SCR(52)의 캐소드에 접속되고, 상기 제너 다이오드(56)의 애노드는 제 1 단자(58)에 접속된다. 저항(60)은 SCR(52)의 게이트와 단자(58) 사이에 접속되어 상기 제너 다이오드(54)와 직렬로 접속된다. SCR(52)의 애노드와 제너 다이오드(54)의 캐소드는 제 2 단자(62)에 접속된다. 상기 제너 다이오드(56)는 SCR의 온 상태 또는 클램핑 전압을 제어한다. 상기 회로(50)는 파워 라인(24,26)에 접속된 단자 (58,62)를 갖는 2 단자 장치이며, 도시되지 않았지만 보호되어야 할 매크로셀 블록이 역시 이것의 양단에 접속된다.
도 6에 있어서, 대안의 보호 회로(100)는, SCR(112), 상기 SCR(112)와 병렬인 제 1 제너 다이오드(114) 및 상기 SCR(112)와 직렬인 제 2 제너 다이오드(116)를 포함한다. 상기 제너 다이오드(116)는 SCR(112)의 애노드와 제 2 단자(120) 사이에서 전기적으로 SCR(112)의 애노드에 접속된 상기 제너 다이오드(116)의 애노드에 접속된다. SCR(112)의 캐소드는 제 1 단자(118)에 접속되고, 제너 다이오드(116)의 캐소드는 전기적으로 제 2 단자(120)에 접속된다. 제너 다이오드(114)의 캐소드가 제너 다이오드(116)의 캐소드 및 제 2 단자(120)에 접속되면서, 제너 다이오드(114)는 SCR(112) 및 제너 다이오드(116)와 병렬이다. 저항(122)은 제너 다이오드(114)의 애노드와 제 1 단자(118) 사이에서 직렬로 접속된다. 저항(122)과 제너 다이오드(114) 사이의 접합은 SCR(112)의 게이트에 접속된다. 상기 보호 회로(100) 역시 파워 라인(24,26)에 접속된 단자(118,120)를 갖는 2 단자 장치이다. 상기 회로(100)는 파워 라인(24,26)에 접속된 단자(118,120)를 갖는 2 단자 장치이며, 도시되지 않았지만 보호되어야 할 매크로셀 블록이 역시 이것의 양단에 접속된다.
도 7에 있어서, 대안적인 보호 회로(200)는 SCR(212), 상기 SCR(212)와 병렬인 제 1 제너 다이오드(214) 및 상기 SCR(212)와 직렬인 제 2 제너 다이오드(216)를 포함한다. 제너 다이오드(216)의 애노드가 SCR(212)의 애노드에 접속되면서, 상기 제너 다이오드(216)는 SCR(212)의 애노드와 제 2 단자(220) 사이에 접속된다. SCR(212)의 캐소드는 제 1 단자(218)에 연결되고, 제너 다이오드(216)의 캐소드는 제 2 단자(220)에 연결된다. 제너 다이오드(214)는 SCR(212)에 병렬로 접속된다. 저항(221)은 제너 다이오드(214)의 캐소드와 제 2 단자(220)사이에서 직렬로 접속된다. 저항(221)과 제너 다이오드(214)의 접합은 SCR(212)의 제 2 게이트에 접속된다. 저항(222)은 제너 다이오드(214)와 제 1 단자(218) 사이에 직렬로 접속되고, 저항(222)과 제너 다이오드(214)의 접합은 SCR(212)의 제 1 게이트에 접속된다. 회로(200)는 파워 라인(24,26)에 접속된 단자(218,220)를 갖는 2 단자 장치이며, 도시되지 않았지만 보호되어야 할 매크로셀 블록이 역시 이것의 양단에 접속된다.
특정한 산업상의 실시에 있어서, 정교한 집적 회로 기능의 코어 로직을 형성하도록 적합하게 조합된 매크로셀로 불리는 큰 로직 블록이 설계된다. 장치의 부피가 줄어들 때, 제조업자는 더 작은 IC를 형성하기 위하여, 매크로셀을 줄이기를 원한다. ESD 보호 회로는 매크로셀의 상이한 축소에 따라 변화할 수 있다. ESD 보호 구조물은 각각의 매크로셀에 부가되므로, 실질적인 수고가 필요하며, 항상 설계 일부를 부주의하게 변화시켜 에러를 발생시킨다는 위험이 항상 존재한다. 또한 매크로셀을 매시간 변화시키는 것은 전류를 축소시키며, 매크로셀의 크기를 증가시키게 되므로, 축소의 장점을 감소시키게 된다. 파워 링을 사용하여 본 발명의 접근은 최대 신뢰도를 허용하며, 매크로셀에 대한 ESD 보호에 요구되는 수고를 감소시키고, 모든 매크로셀에 영향을 미치지 않고 실행될 수 있다. 따라서, 본 발명은, 전체 회로가 설계된 후에 ESD 보호 회로가 각각의 개별적인 셀에 제공될 수 있는 코어 로직 회로 또는 다른 유사한 매크로셀 어레이와 같은 회로에 제공된다. 또한 본 발명은 실질적으로 회로의 전체 크기를 증가시키지 않고, 추가의 ESD 보호 회로를 제공한다.
본 기술 분야의 당업자에 의해 본 발명에 관한 실시예의 수정이 고안될 수 있다. 예를 들어 실험적인 실시예는 개별적인 셀 어레이 주변에서 연장되는 파워 버스에 관하여 설명하였지만, 파워 버스의 다른 배열이 사용될 수 있다. 게다가, 실험적인 실시예는 특별한 유형의 보호 회로에 관하여 설명하였지만, 보호될 회로와 호환될 수 있는 다른 보호 회로 및 제조 기술이 또한 본 발명의 범위내에 속한다.
이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.

Claims (13)

  1. 정전기 방전(ESD:Electrostatic Discharge ) 보호 회로에 있어서,
    전기적으로 서로 접속되고, 각기 입/출력 접속부(I/O 패드)를 갖는 다수의 개별적인 회로 셀;
    상기 회로 셀 주위에서 연장된 한 쌍의 도전 버스 라인;
    상기 버스 라인에 상기 회로 셀을 전기적으로 접속하기 위한 수단; 및
    상기 버스 라인 사이에서 일정 간격으로 이격되어 전기적으로 접속된 다수의 정전기 방전(ESD) 보호 회로를 포함하는 것을 특징으로 하는 정전기 방전(ESD) 보호 회로.
  2. 제 1 항에 있어서, 상기 정전기 방전(ESD) 보호 회로는 상기 버스 라인을 따라 일정 간격으로 배열되며, 하나의 정전기 방전(ESD) 보호 회로가 적어도 하나의 회로 셀의 상기 I/O 패드에 근접하여 상기 버스 라인에 접속된 것을 특징으로 하는 정전기 방전(ESD) 보호 회로.
  3. 제 2 항에 있어서, 상기 정전기 방전(ESD) 보호 회로는 상기 버스 라인을 따라 일정 간격으로 배열되며, 하나의 정전기 방전(ESD) 보호 회로가 적어도 하나의 회로 셀의 상기 I/O 패드 구조내에서 상기 버스 라인에 접속된 것을 특징으로 하는 정전기 방전(ESD) 보호 회로.
  4. 제 2 항에 있어서, 상기 회로 셀의 입력단 및 출력단 접속부에 정전기 방전(ESD) 보호를 제공하기 위하여, 상기 회로 셀의 I/O 패드에 접속된 적어도 하나의 인터페이스 보호 회로를 더 포함하는 것을 특징으로 하는 정전기 방전(ESD) 보호 회로.
  5. 제 2 항에 있어서, 적어도 한 쌍의 파워 패드를 기판상에 포함하며, 상기 파워 패드는 개별 버스 라인에 전기적으로 접속된 것을 특징으로 하는 정전기 방전(ESD) 보호 회로.
  6. 제 5 항에 있어서, 상기 기판상에서 버스 라인을 따라 일정 간격 이격되어 위치 설정된 다수 쌍의 파워 패드를 포함하며, 각 쌍 중 하나의 파워 패드는 전기적으로 상기 버스 라인중 하나에 접속되고, 각 쌍 중 다른 파워 패드는 전기적으로 다른 버스 라인에 접속되는 것을 특징으로 하는 정전기 방전(ESD) 보호 회로.
  7. 제 1 항에 있어서,
    실리콘 제어 정류기(SCR);
    상기 실리콘 제어 정류기(SCR)와 전기적으로 병렬로 접속되어 상기 실리콘 제어 정류기(SCR)를 온 상태로 트리거 시키기 위한 전기적 트리거 수단; 및
    상기 실리콘 제어 정류기(SCR)의 클램핑 전압을 제어하기 위하여, 상기 실리콘 제어 정류기(SCR)와 전기적으로 직렬로 접속된 제 1 제너 다이오드를 더 포함하는 것을 특징으로 하는 정전기 방전(ESD) 보호 회로.
  8. 제 7 항에 있어서, 상기 전기적 트리거 수단은 상기 실리콘 제어 정류기(SCR)와 전기적으로 병렬로 접속된 제 2 제너 다이오드를 포함하는 것을 특징으로 하는 정전기 방전(ESD) 보호 회로.
  9. 제 8 항에 있어서, 상기 실리콘 제어 정류기(SCR)는 제 1 단자에 전기적으로 결합된 캐소드와 제 2 단자에 전기적으로 결합된 애노드를 갖는 것을 특징으로 하는 정전기 방전(ESD) 보호 회로.
  10. 제 9 항에 있어서, 상기 제 1 제너 다이오드는 상기 실리콘 제어 정류기(SCR)의 캐소드와 상기 제 1 단자 사이에서 전기적으로 결합되는 것을 특징으로 하는 정전기 방전(ESD) 보호 회로.
  11. 제 10 항에 있어서, 상기 제 1 제너 다이오드는 상기 실리콘 제어 정류기(SCR)의 캐소드에 전기적으로 결합된 캐소드와 상기 제 1 단자에 전기적으로 결합된 애노드를 갖는 것을 특징으로 하는 정전기 방전(ESD) 보호 회로.
  12. 제 11 항에 있어서, 상기 제 2 제너 다이오드와 상기 제 1 단자 사이에 전기적으로 직렬로 결함된 저항을 더 포함하며,
    상기 제 2 제너 다이오드는 상기 실리콘 제어 정류기(SCR)의 애노드 및 상기 제 2 단자에 전기적으로 결합된 캐소드와 상기 실리콘 제어 정류기(SCR)의 게이트에 전기적으로 결합된 애노드를 갖는 것을 특징으로 하는 정전기 방전(ESD) 보호 회로.
  13. 제 9 항에 있어서,
    상기 제 1 제너 다이오드는 상기 실리콘 제어 정류기(SCR)의 애노드와 상기 제 2 단자 사이에서 전기적으로 결합되며;
    상기 제 1 제너 다이오드는 상기 실리콘 제어 정류기(SCR)의 애노드에 전기적으로 결합된 애노드와 상기 제 2 단자에 전기적으로 결합된 캐소드를 포함하며;
    상기 제 2 제너 다이오드는 상기 제 2 단자에 전기적으로 결합된 캐소드와 상기 제 1 단자에 전기적으로 결합된 애노드를 포함하며;
    저항은 상기 제 2 제너 다이오드의 애노드와 상기 제 1 단자의 사이에서 전기적으로 직렬로 결합되며;
    제 2 저항은 상기 제 2 제너 다이오드의 캐소드와 상기 제 2 단자의 사이에서 전기적으로 직렬로 결합된 것을 특징으로 하는 정전기 방전(ESD) 보호 회로.
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