KR20110069081A - 집적 회로 디바이스를 위한 공통 중심 정전기 방전 보호 - Google Patents

집적 회로 디바이스를 위한 공통 중심 정전기 방전 보호 Download PDF

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Abstract

집적 회로(IC)내에 구현된 회로 설계를 정전기 방전(ESD)으로부터 보호하는 방법은 IC상에서 공통 중심(130)을 공유하도록 제1 디바이스 어레이(245) 및 제2 디바이스 어레이(250)를 포함한 디바이스 어레이 쌍(104, 108)을 위치시키는 것을 포함할 수 있으며, 상기 제1 디바이스 어레이들 및 상기 제2 디바이스 어레이들은 정합되어 있다. 제1 ESD 다이오드 어레이(220)와 제2 ESD 다이오드 어레이(225)를 포함한 ESD 다이오드 어레이 쌍(110)은 제1 및 제2 디바이스 어레이들을 에워싸는 제1 페리미터에 인접하여 IC상에 위치될 수 있으며, 제1 및 제2 ESD 다이오드 어레이들은 공통 중심을 공유하고, 정합되어 있다. 제1 ESD 다이오드 어레이의 각각의 ESD 다이오드(220)의 캐소드 단자는 제1 디바이스 어레이(245)의 입력에 결합될 수 있고, 제2 ESD 다이오드 어레이의 각각의 ESD 다이오드(225)의 캐소드 단자는 제2 디바이스 어레이(250)의 입력에 결합될 수 있다.

Description

집적 회로 디바이스를 위한 공통 중심 정전기 방전 보호{COMMON CENTROID ELECTROSTATIC DISCHARGE PROTECTION FOR INTEGRATED CIRCUIT DEVICES}
본 명세서에서 개시된 실시예들은 집적 회로(integrated circuit; IC) 디바이스에 관한 것이다. 보다 구체적으로, 본 실시예들은 정전기 방전(electrostatic discharge; ESD) 현상으로부터 IC내의 정합된 입력 디바이스들을 보호하는 것에 관한 것이다.
정전기 방전(ESD) 현상이란 상이한 전기 포텐셜들의 두 개의 물체들간의 일시적이고 급작스런 전류의 흐름을 말한다. ESD 현상 동안에 발생하는 순시적 전류 흐름 및 커다란 포텐셜 변동은 실리콘 접합 및 산화물 절연체에게 피해를 줄 수 있으므로, ESD는 고체 상태 전자 집적 회로(IC)에 있어서 중요한 문제일 수 있다. 일반적으로, ESD 현상으로부터의 IC에 대한 피해는 실리콘계 IC의 성능을 약화시킬 수 있고, 그렇지 않은 경우 IC를 사용불가능하게 만들 수 있다.
물체상의 전하의 축적은 여러가지 다양한 이유들로 인해 발생할 수 있는데, 그 중에서 많은 경우들이 IC의 제조 및 조립 동안에 발생한다. 그 결과, IC는 조립 및 판매 전에 의도하지 않은 ESD 현상을 겪을 수 있다. ESD 현상으로부터 보호하기 위해, 외부 물체들에 접촉될 수 있는 IC의 노드들, 예컨대 IC의 입력 핀들에 결합된 노드들에서 ESD 보호 방법들이 구현되었다. 이러한 ESD 보호 방법들은 IC의 민감한 섹션들내에서의 커다란 전기 포텐셜의 축적을 방지하고자 한다. 또한, ESD 보호 방법들은 ESD 현상 동안에 발생할 수 있는 커다란 전류 흐름을 위한 대안적인 통로를 제공할 수 있다. 이러한 대안적인 통로들은 민감한 내부 회로들 주변으로 전류를 회향시키도록 함으로써, 효과적으로 전류가 IC의 민감한 섹션들을 우회하게 한다.
본 명세서에서 개시된 실시예들은 집적 회로(IC)에 관한 것이다. 본 발명의 하나의 실시예는 IC내에서 구현된 회로 설계를 정전기 방전(ESD)으로부터 보호하기 위한 방법을 포함할 수 있다. 본 방법은 공통 중심을 공유하도록 제1 디바이스 어레이 및 제2 디바이스 어레이를 포함한 디바이스 어레이 쌍을 IC상에 위치시키는 것을 포함할 수 있다. 제1 디바이스 어레이와 제2 디바이스 어레이는 정합될 수 있다. 제1 ESD 다이오드 어레이와 제2 ESD 다이오드 어레이를 포함한 ESD 다이오드 어레이 쌍은 디바이스 어레이 쌍을 에워싸는 제1 페리미터(perimeter)에 인접하여 IC상에 위치될 수 있다. 제1 ESD 다이오드 어레이와 제2 ESD 다이오드 어레이는 공통 중심을 공유할 수 있고 정합될 수 있다. 본 방법은 또한 제1 ESD 다이오드 어레이의 각각의 ESD 다이오드의 캐소드 단자를 제1 디바이스 어레이의 입력에 결합시키는 것과, 제2 ESD 다이오드 어레이의 각각의 ESD 다이오드의 캐소드 단자를 제2 디바이스 어레이의 입력에 결합시키는 것을 포함할 수 있다.
본 방법은 제1 P형 커넥터 어레이와 제2 P형 커넥터 어레이를 포함한 P형 커넥터 어레이 쌍을 통해 ESD 다이오드 어레이 쌍의 각각의 ESD 다이오드의 애노드 단자를 IC의 접지 포텐셜에 결합시키는 것을 포함할 수 있다.
일 양태에서, 제1 P형 커넥터 어레이는 제1 페리미터를 에워싸도록 위치될 수 있다. 제2 P형 커넥터 어레이는 제2 페리미터를 에워싸도록 위치될 수 있다. 제2 페리미터는 ESD 다이오드 어레이 쌍을 에워쌀 수 있다.
또다른 양태에서, 제1 P형 커넥터 어레이는 제1 ESD 다이오드 어레이의 ESD 다이오드들의 상반부와, 제2 ESD 다이오드 어레이의 ESD 다이오드들의 상반부를 둘러싸도록 위치될 수 있다. 제2 P형 커넥터 어레이는 제1 ESD 다이오드 어레이의 ESD 다이오드들의 하반부와, 제2 ESD 다이오드 어레이의 ESD 다이오드들의 하반부를 둘러싸도록 위치될 수 있다.
본 방법은 제2 P형 커넥터 어레이를 에워싸는 제3 페리미터에 인접하도록 추가적인 디바이스 어레이를 위치시키는 것을 포함할 수 있다. 추가적인 디바이스 어레이는 공통 중심을 공유할 수 있다.
디바이스 어레이 쌍의 각 디바이스들은 정합된 디바이스로서 구현될 수 있다. ESD 다이오드 어레이 쌍의 각 ESD 다이오드들은 정합된 디바이스로서 구현될 수 있다. ESD 다이오드 어레이 쌍을 위치시키는 것은 ESD 다이오드 어레이 쌍의 각각의 ESD 다이오드 어레이를 P_웰(P_well) 다이오드로서 구현시키는 것을 포함할 수 있다. 각각의 P_웰 다이오드의 애노드는 P형 물질로 형성될 수 있고, 각각의 P_웰 다이오드의 캐소드는 N형 물질로 형성될 수 있다.
본 발명의 또다른 실시예는 IC내에서 구현된 회로 설계를 정전기 방전으로부터 보호하기 위한 시스템을 포함할 수 있다. 본 시스템은 공통 중심을 공유하는, IC상에 위치된 제1 디바이스 어레이 및 제2 디바이스 어레이를 포함한 디바이스 어레이 쌍을 포함할 수 있다. 제1 디바이스 어레이와 제2 디바이스 어레이는 정합될 수 있다. 본 시스템은 디바이스 어레이 쌍을 에워싸는 제1 페리미터에 인접하여 IC상에 위치된 제1 ESD 다이오드 어레이 및 제2 ESD 다이오드 어레이를 포함한 ESD 다이오드 어레이 쌍을 포함할 수 있다. 제1 ESD 다이오드 어레이와 제2 ESD 다이오드 어레이는 공통 중심을 공유할 수 있고 정합될 수 있다. 제1 ESD 다이오드 어레이의 각각의 ESD 다이오드의 캐소드 단자는 제1 디바이스 어레이의 입력에 결합될 수 있고, 제2 ESD 다이오드 어레이의 각각의 ESD 다이오드의 캐소드 단자는 제2 디바이스 어레이의 입력에 결합될 수 있다.
본 시스템은 제1 P형 커넥터 어레이와 제2 P형 커넥터 어레이를 포함한 P형 커넥터 어레이 쌍을 포함할 수 있다. P형 커넥터 어레이 쌍은 ESD 다이오드 어레이 쌍의 각각의 ESD 다이오드의 애노드 단자를 IC의 접지 포텐셜에 결합시킬 수 있다.
일 양태에서, 제1 P형 커넥터 어레이는 제1 페리미터를 에워쌀 수 있다. 제2 P형 커넥터 어레이는 제2 페리미터를 에워쌀 수 있다. 제2 페리미터는 ESD 다이오드 어레이 쌍을 에워쌀 수 있다.
또다른 양태에서, 제1 P형 커넥터 어레이는 제1 ESD 다이오드 어레이의 ESD 다이오드들의 상반부와, 제2 ESD 다이오드 어레이의 ESD 다이오드들의 상반부를 둘러쌀 수 있다. 제2 P형 커넥터 어레이는 제1 ESD 다이오드 어레이의 ESD 다이오드들의 하반부와, 제2 ESD 다이오드 어레이의 ESD 다이오드들의 하반부를 둘러쌀 수 있다.
본 시스템은 제2 P형 커넥터 어레이를 에워싸는 제3 페리미터에 인접하여 IC상에 위치된 추가적인 디바이스 어레이를 포함할 수 있다. 추가적인 디바이스 어레이는 공통 중심을 공유할 수 있다.
디바이스 어레이 쌍의 각 디바이스들은 정합될 수 있다. ESD 다이오드 어레이 쌍의 각 ESD 다이오드들은 정합될 수 있다. 뿐만 아니라, ESD 다이오드 어레이 쌍의 각 ESD 다이오드들은 P_웰 다이오드일 수 있다. 각각의 ESD 다이오드의 애노드는 P형 물질로 형성될 수 있고, 각각의 ESD 다이오드의 캐소드는 N형 물질로 형성될 수 있다.
본 발명의 또다른 실시예는 IC내에서 구현된 N형 금속 산화물 반도체(N-type metal oxide semiconductor; NMOS) 차분 증폭기를 정전기 방전으로부터 보호하기 위한 시스템을 포함할 수 있다. 본 시스템은 차분 증폭기의, 제1 NMOS 입력 디바이스 어레이와 제2 NMOS 입력 디바이스 어레이를 포함한 NMOS 입력 디바이스 어레이 쌍을 포함할 수 있다. NMOS 입력 디바이스 어레이 쌍은 공통 중심을 공유하면서 IC상에 위치될 수 있다. 제1 NMOS 입력 디바이스 어레이와 제2 NMOS 입력 디바이스 어레이는 정합될 수 있다. NMOS 입력 디바이스 어레이 쌍의 각각의 NMOS 입력 디바이스 어레이는 복수의 NMOS 입력 디바이스들을 포함할 수 있으며, NMOS 입력 디바이스 어레이 쌍의 각각의 NMOS 입력 디바이스는 정합된다.
본 시스템은 NMOS 입력 디바이스 어레이 쌍의 외부 가장자리에 인접하여 IC상에 위치된 제1 ESD 다이오드 어레이 및 제2 ESD 다이오드 어레이를 포함한 ESD 다이오드 어레이 쌍을 포함할 수 있다. 제1 ESD 다이오드 어레이와 제2 ESD 다이오드 어레이는 공통 중심을 공유할 수 있고 정합될 수 있다. ESD 다이오드 어레이 쌍의 각 ESD 다이오드 어레이는 복수의 ESD 다이오드들을 포함할 수 있다. ESD 다이오드 어레이 쌍의 각 ESD 다이오드들은 정합될 수 있다. 제1 ESD 다이오드 어레이의 각각의 ESD 다이오드의 캐소드 단자는 제1 NMOS 입력 디바이스 어레이의 각각의 NMOS 입력 디바이스의 게이트 단자에 결합될 수 있다. 제2 ESD 다이오드 어레이의 각각의 ESD 다이오드의 캐소드 단자는 제2 NMOS 입력 디바이스 어레이의 각각의 NMOS 입력 디바이스의 게이트 단자에 결합될 수 있다.
본 시스템은 제1 P형 커넥터 어레이와 제2 P형 커넥터 어레이를 포함한 P형 커넥터 어레이 쌍을 더 포함할 수 있다. P형 커넥터 어레이 쌍은 각각의 ESD 다이오드들의 애노드 단자를 IC의 접지 포텐셜에 결합시킬 수 있다.
일 양태에서, 제1 P형 커넥터 어레이는 제1 ESD 다이오드 어레이의 ESD 다이오드들의 상반부와, 제2 ESD 다이오드 어레이의 ESD 다이오드들의 상반부를 둘러쌀 수 있다. 제2 P형 커넥터 어레이는 제1 ESD 다이오드 어레이의 ESD 다이오드들의 하반부와, 제2 ESD 다이오드 어레이의 ESD 다이오드들의 하반부를 둘러쌀 수 있다.
또다른 양태에서, 제1 P형 커넥터 어레이는 NMOS 입력 디바이스 어레이 쌍을 에워쌀 수 있다. 제2 P형 커넥터 어레이는 ESD 다이오드 어레이 쌍을 에워쌀 수 있다.
본 시스템은 ESD 다이오드 어레이 쌍을 에워싸도록 페리미터에 인접하여 위치된 NMOS 전류원 디바이스 어레이를 포함할 수 있다. NMOS 전류원 디바이스 어레이는 공통 중심을 공유할 수 있다. NMOS 전류원 디바이스 어레이의 각각의 NMOS 전류원 디바이스들은 정합될 수 있다. NMOS 전류원 디바이스 어레이의 각각의 NMOS 전류원 디바이스의 드레인 단자는 NMOS 전류원 디바이스 어레이의 다른 NMOS 전류원 디바이스 각각의 드레인 단자뿐만이 아니라, NMOS 입력 디바이스 어레이 쌍의 각각의 NMOS 입력 디바이스의 소스 단자에 결합될 수 있다.
ESD 다이오드 어레이 쌍의 각 ESD 다이오드들은 P_웰 다이오드일 수 있다. 각각의 ESD 다이오드의 애노드는 P형 물질로 형성될 수 있고, 각각의 ESD 다이오드의 캐소드는 N형 물질로 형성될 수 있다.
IC상에서 공통 중심을 공유하도록 제1 디바이스 어레이 및 제2 디바이스 어레이를 포함한 디바이스 어레이 쌍을 위치시키는 것을 포함하며, 상기 제1 디바이스 어레이들 및 상기 제2 디바이스 어레이들은 정합되어 있는 집적 회로(IC)내에 구현된 회로 설계를 정전기 방전(ESD)으로부터 보호하는 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 집적 회로(IC)의 정전기 방전(ESD) 보호를 위한 레이아웃을 나타내는 제1 블럭도이다.
도 2는 본 발명의 또다른 실시예에 따른 ESD 보호를 갖춘 차분 증폭기 회로를 나타내는 회로도이다.
도 3은 본 발명의 또다른 실시예에 따른 차분 증폭기의 레이아웃을 나타내는 제2 블럭도이다.
도 4는 본 발명의 또다른 실시예에 따른 P형 커넥터 어레이들의 레이아웃을 나타내는 제3 블럭도이다.
도 5는 본 발명의 또다른 실시예에 따른 IC내의 차분 증폭기에 대한 정합된 입력들에게 ESD 보호를 제공하는 방법을 나타내는 흐름도이다.
본 명세서는 신규한 것으로서 간주되는 본 발명의 특징들을 정의하는 청구항들로 종결되지만, 본 발명은 도면들과 함께한 상세한 설명의 고려로부터 보다 잘 이해될 수 있을 것으로 믿는다. 필요한 바에 따라, 본 명세서에서는 본 발명의 상세한 실시예들이 개시되고 있지만, 개시된 실시예들은 다양한 형태들로 구현될 수 있는 본 발명의 예에 불과하다는 것을 이해해야만 한다. 그러므로, 본 명세서에서 개시된 특정한 구조적 및 기능적 세부사항들은 제한적인 의미로서 해석되어서는 안되며, 청구항들에 대한 기초로서 그리고 본 발명분야의 당업자로 하여금 사실상 어떠한 적절하게 상세한 구조로 본 발명 구성을 다양하게 활용하도록 교시하기 위한 대표적 기초로서 해석되어야 한다. 뿐만 아니라, 본 명세서에서 사용된 용어들 및 어구들은 제한적인 의미로서 의도된 것은 아니며, 단지 본 발명의 이해가능한 설명을 제공하기 위한 것이다.
본 명세서내에서 개시된 실시예들은 집적 회로 디바이스(IC)를 위한 정전기 방전(ESD) 보호에 관한 것이다. 보다 구체적으로, 본 실시예들은 공통 중심 패턴에 의존하는 IC용 ESD 보호를 위한 개선된 레이아웃을 제공한다. 본 명세서에서 개시된 본 발명 구성에 따르면, IC의 입력 노드에 각각 결합된 정합된 디바이스들의 쌍(이것을 "입력 디바이스들"이라고 칭한다)은 공통 중심 패턴으로 위치될 수 있다. 입력 디바이스들은 ESD 현상에 취약할 수 있기 때문에, 입력 디바이스들에 대한 ESD 보호를 제공하기 위해 ESD 다이오드들이 입력 디바이스들의 입력 노드들에 결합될 수 있다.
입력 디바이스들의 공통 중심 패턴의 개선된 정합 특성을 보존하기 위해, 입력 디바이스들을 에워싸는 페리미터가 결정될 수 있다. 입력 디바이스들과 ESD 다이오드들 모두에 대한 공통 중심 위치를 유지하도록 하는 방식으로 ESD 다이오드들은 해당 페리미터에 인접하여 위치될 수 있다. 이러한 구성은 입력 디바이스들에 대한 개선된 정합 특성과 같은 여러 개의 장점들을 제공한다. ESD 다이오드들은 또한 보호받는 입력 디바이스들에 보다 근접하여 위치될 것이며, 이에 따라 ESD 보호를 개선시킬 것이다. 개선된 ESD 보호를 통해, ESD 다이오드들의 크기는 감소될 수 있다. 감소된 ESD 다이오드 크기의 결과로, 입력 노드들에서 바라본 임피던스는 감소될 수 있고, 이에 따라 IC의 고주파수 성능 및 반사 손실(return loss)을 개선시킨다.
본 명세서내에서 개시된 실시예들은 주문형 IC, 응용 특정 집적 회로(ASIC), 혼합 신호 IC, 또는 프로그램가능 IC에 상관없이, 다양한 여러 유형의 IC들내에서 구현될 수 있다. 프로그램가능 IC는 특정한 논리 기능을 수행하도록 프로그램될 수 있는 유형의 IC이다.
프로그램가능 IC의 예들에는 필드 프로그램가능 게이트 어레이(Field Programmable Gate Array; FPGA), 복합 프로그램가능 논리 디바이스(Complex Programmable Logic Device; CPLD), 프로그램가능 논리 어레이(Programmable Logic Array; PLA), 및 프로그램가능 어레이 로직(Programmable Array Logic; PAL) 디바이스들이 포함될 수 있다. 이러한 디바이스들 내에서, 디바이스의 기능은 제어 목적으로 디바이스에 제공된 데이터 비트들에 의해 제어될 수 있다. 데이터 비트들은 휘발성 메모리(예컨대, FPGA 및 몇몇의 CPLD와 같은, 정적 메모리 셀), 비휘발성 메모리(예컨대, 몇몇의 CPLD와 같은, FLASH 메모리), 또는 이와 다른 임의의 유형의 메모리 셀내에 저장될 수 있다.
프로그램가능 IC의 다른 예시들에는 디바이스상에서 다양한 엘리먼트들을 프로그램가능하게 상호연결해주는, 금속층과 같은, 프로세싱층을 적용시킴으로써 프로그램된 IC를 포함될 수 있다. 이러한 프로그램가능 IC는 마스크 프로그램가능 디바이스로서 알려진다. 프로그램가능 IC는 또한 예컨대 퓨즈 또는 안티퓨즈 기술을 이용하여 다른 방법들로 구현될 수 있다. 본 명세서에서 이용된 어구 "프로그램가능 IC"에는, 비제한적인 예시로서, 이러한 디바이스들이 포함될 수 있으며, 오직 부분적으로 프로그램가능한 디바이스들을 망라할 수 있다. 예를 들어, 하나의 유형의 프로그램가능 IC에는 하드 코딩된 트랜지스터 로직을 프로그램가능하게 상호연결한 프로그램가능 스위치 패브릭 및 하드 코딩된 트랜지스터 로직의 조합이 포함될 수 있다.
도 1은 본 발명의 일 실시예에 따른 IC의 ESD 보호를 위한 레이아웃(100)을 나타내는 제1 블럭도이다. 도시된 바와 같이, 도 1은 공통 중심 패턴으로 배열된 복수의 디바이스들을 갖는 회로 설계를 나타낸다. 레이아웃(100)은 공통 중심 레이아웃 패턴에 의해 제공된 개선된 디바이스 정합 특성을 또한 유지하면서 입력 디바이스를 위한 개선된 ESD 보호를 제공할 수 있다. 본 명세서내에서 이용된 바와 같이, "레이아웃" 또는 "IC 레이아웃"은 IC의 디바이스들을 구성하는 금속층, 산화막 영역, 확산 영역, 또는 기타의 층들을 패턴화시키는 설계 마스크에 대응하는 평면 기하학 형상의 관점에서의 IC의 도면을 말할 수 있다. 레이아웃(100)은 입력 디바이스 어레이(104), 입력 디바이스 어레이(108), ESD 다이오드들(110), 및 P형 물질(125)을 포함할 수 있다.
입력 디바이스 어레이들(104, 108)은 복수의 트랜지스터들, 복수의 레지스터들, 복수의 캐패시터들, 또는 IC상에서 구현될 수 있으며, IC의 입력 노드에서 이용될 때, 어느 정도 레벨의 디바이스 정합을 필요로 할 수 있는, 이와 다른 임의의 복수의 디바이스로서 구현될 수 있다. 본 명세서내에서 이용된 어구 "정합된 디바이스들" 또는 "정합 디바이스들"은 정합된 디바이스들이 활용되는 회로 설계의 대칭 및 성능을 유지하기 위해, 각 디바이스들의 종류, 값, 상대적 위치, 및 크기가 동일 또는 거의 동일하도록 설계된 두 개 이상의 디바이스들을 말할 수 있다. 예를 들어, 정합된 디바이스들의 종류, 값 및 크기는 IC 제조 프로세스의 허용오차와 관련하여 변할 수 있다. 정합된 디바이스들의 상대적 위치는 공통 중심을 참조하면서 아래에서 보다 자세하게 설명된다.
많은 전자 회로들의 성능이 회로 설계의 대칭성에 의존함에 따라, 회로 설계내의 동일한 컴포넌트들은 크기, 값, 및 성능에 있어 정합되는 것이 중요할 수 있다. IC 제조 프로세스는 이상적이지 않기 때문에, 컴포넌트 크기, 값, 및 기능에서의 변동이 예상될 것이다. 이러한 이유로, 디바이스 부정합의 원인을 극복하기 위해 수 많은 전략들이 이용될 수 있다.
공통 중심 레이아웃 패턴은 디바이스들에서의 부정합을 방지하는데 이용될 수 있다. 공통 중심 레이아웃에서, 두 개의 정합 디바이스들 각각은 적어도 두 개의 디바이스들의 어레이, 예컨대 입력 디바이스 어레이들(104, 108)로서 구현될 수 있다. 입력 디바이스 어레이들(104, 108)로 형성된 디바이스 어레이 쌍내에서, 각각의 디바이스들은 정합된다. 입력 디바이스 어레이들의 쌍내의 디바이스들은 각 입력 디바이스 어레이의 X축을 따른 대칭축과 Y축을 따른 대칭축이 공통점 또는 공통 중심에서 교차하도록 혼합될 수 있다.
본 명세서내에서 이용된, 디바이스들의 어레이에 대한 "대칭 축"은 디바이스들의 어레이의 활성 표면 영역을 대칭축을 중심으로 양 측상에서 존재하는 동일한 절반들로 나누는 분할선을 나타낸다. 본 명세서내에서 이용된, 용어 "중심", 예컨대 도 1에서의 공통 중심(130)은 디바이스들의 어레이의 X 대칭축, 예컨대 X 대칭축(135)과, Y 대칭축, 예컨대 Y 대칭축(140)의 교차점을 가리킬 수 있다. X 좌표면 및 Y 좌표면 모두에서의 대칭축이 두 개의 상이한 디바이스 어레이들에 의해 공유될 때, X 대칭축과 Y 대칭축의 교차점은 두 개의 어레이들간에 공유될 것이다. X 대칭축과 Y 대칭축의 교차점이 두 개의 어레이들간에 공통될 때, 어레이들이 공통 중심을 공유한다라고 말할 수 있다.
도 1을 참조하면, 입력 디바이스 어레이(104)는 디바이스들(A1, A2)을 포함하며, 입력 디바이스 어레이(108)는 디바이스들(B1, B2)을 포함한다. 입력 디바이스 어레이들(104, 108)을 함께 묶어서 "디바이스 어레이 쌍"이라고 부를 수 있다. 디바이스들(A1, A2, B1, 및 B2)은 예컨대 동일한 디바이스 종류, 크기, 및 값의 정합된 디바이스들이다. 두 개의 디바이스들을 각각 포함한 두 개의 수평적 행들에 따라 디바이스들(A1, A2, B1, 및 B2)이 위치되도록 입력 디바이스 어레이(104)와 입력 디바이스 어레이(108)는 IC상에 배열될 수 있다. 디바이스들(A1, B1)이 제1 행에서 순차적으로 위치되고 디바이스들(B2, A2)이 제2 행에서 순차적으로 위치되도록 디바이스들은 혼합될 수 있다. 각각의 정합된 디바이스들(A1, A2, B1, B2)은 서로의 디바이스들로부터 등거리에 있으며, 각각의 입력 디바이스 어레이들(104, 108) 내의 디바이스들은 서로 대각선상에서 위치되므로, 입력 디바이스 어레이들(104, 108) 모두의 중심은 공통 중심(130)이 될 것이다. 이러한 접근법을 이용하여, 다양한 크기들의 디바이스 어레이가 공통 중심을 공유하는 디바이스 어레이들로서 구현될 수 있다. 따라서, 디바이스 제조 프로세스 변동 및 국부화된 열적 변동으로부터 유발된 디바이스 부정합 영향은 감소될 수 있다.
입력 디바이스 어레이(104)의 디바이스들(A1, A2) 각각은 예컨대, 동일한 디바이스 단자들이 하나의 노드로서 함께 결합되는 상태로, 병렬로 결합될 수 있다. 입력 디바이스 어레이(108)의 디바이스들(B1, B2) 각각은 동일한 디바이스 단자들이 하나의 노드로서 함께 결합되는 상태로, 병렬로 결합될 수 있다. 이러한 방식으로 결합될 때, 입력 디바이스 어레이들(104, 108) 각각은 단일 입력 디바이스로서 작동할 수 있다. 본 명세서에 걸쳐, 동일한 참조 문자들은 단자들, 신호 라인들, 와이어들, 노드들, 및 각자의 대응하는 신호들을 가리키는데 이용된다. 이와 관련하여, 용어 "신호", "와이어", "커넥터", "단자", "노드", 및 "핀"은 본 명세서내에서 때때로 상호교환적으로 이용될 수 있다.
제1 페리미터(115)는 입력 디바이스 어레이들(104, 108)을 에워싸는 경계부를 나타낼 수 있다. 페리미터(115)는 입력 디바이스 어레이들(104, 108)의 외부 가장자리들 및 입력 디바이스 어레이들(104, 108)을 구축하는데 이용된 특정한 제조 프로세스의 디바이스 간격 규칙들에 의해 형성된 경계부를 나타낼 수 있다. 디바이스 간격 규칙들은 입력 디바이스 어레이들(104, 108)의 외부 가장자리들을 넘어서 페리미터(115)를 확장시킬 수 있다. 예를 들어, IC 제조 프로세스는 입력 디바이스 어레이들(104, 108)을 구현하는데 이용된 특정한 디바이스 유형의 외부 가장자리와, 임의의 다른 디바이스 사이에 10μ(10 미크론) 공간을 필요로 할 수 있다. 이 경우, 페리미터(115)의 위치는, 디바이스 간격 규칙들에 의해 필요로 하는 10μ 제외 영역을 포함하도록 입력 디바이스 어레이들(104, 108)의 외부 가장자리들을 넘어 확장될 수 있다.
ESD 다이오드들(110)은 레이아웃(100)이 이용되어 IC를 제조할 때에 이용된 제조 프로세스에 따라 다양한 여러 다이오드 디바이스들을 갖고 구현될 수 있다. 예를 들어, ESD 다이오드들(110)은 캐소드를 위한 N형 물질과 애노드를 위한 P형 물질을 가질 수 있다. ESD 다이오드들(110)은 특정한 ESD 현상 동안에 예상된 전류 흐름의 미리결정된 양을 전환시키도록 설계되고 및/또는 크기가 정해질 수 있다. ESD 다이오드들(110) 각각은 예컨대, 정합 ESD 다이오드들과 같이, 동일한 디바이스 종류, 크기 및 값을 가질 수 있다. ESD 다이오드들(110)은 제1 어레이 및 제2 어레이로 분할될 수 있으며, 각각의 어레이는 ESD 다이오드들의 하나 이상의 쌍들로 형성된다. 제1 ESD 다이오드 어레이는 입력 디바이스 어레이(104)내의 디바이스들의 각 입력에 결합될 수 있다. 제2 ESD 다이오드 어레이는 입력 디바이스 어레이(108)내의 디바이스들의 각 입력에 결합될 수 있다.
ESD 다이오드들(110)은 레이아웃(100)의 공통 중심 패턴을 유지하는 방식으로 페리미터(115)에 인접하여 위치될 수 있다. ESD 다이오드들(110)은 ESD 다이오드들의 두 개의 어레이들을 포함할 수 있으므로, 다이오드 어레이들은 입력 디바이스 어레이들(104, 108)의 각 어레이와 동일한 중심인, 공통 중심(130)에서 각 어레이의 중심이 위치하도록 배열될 수 있다. ESD 다이오드들(110)의 ESD 다이오드 어레이 각각 및 입력 디바이스 어레이들(104, 108) 각각이 공통 중심(130)을 공유하도록 하는 것은 입력 디바이스 어레이들(104, 108)의 정합 특성이 유지되도록 하면서, 동시에 입력 디바이스 어레이들(104, 108)에게 ESD 보호를 제공할 것을 보장하도록 도와준다.
또다른 양태에서, ESD 다이오드들(110)은 입력 디바이스 어레이들(104, 108)에 인접하여 위치될 수 있다. 일반적으로, ESD 다이오드는 IC의 입력 패드 근처에 위치되거나, 또는 입력 디바이스 어레이들(104, 108)과 나란히 위치되지 않은 또다른 이용가능한 공간 근처에 위치된다. 보호받는 각각의 입력 디바이스들에 ESD 다이오드들을 결합시키도록 금속이 배선된다. 금속 배선은 ESD 현상 동안에 금속에 흐르는 전류의 경로에 대한 레지스턴스에 기여한다. 따라서, ESD 다이오드를 입력 디바이스에 결합시킨 금속 배선 경로의 레지스턴스에 걸친 전류 흐름의 결과로서 ESD 다이오드와 입력 디바이스 간에 전압차가 예상될 수 있다. 알려진 바와 같이, 전압 강하는 금속 배선의 레지스턴스와 흐르는 전류의 양의 함수일 것이다. 따라서, ESD 다이오드와 보호받는 노드간의 거리가 클수록, 두 개의 노드들간의 전압 강하는 커진다. 금속 배선 경로에 걸친 전압 강하는 입력 디바이스에서의 전압과 상이한 ESD 다이오드에서의 전압을 불러일으킬 수 있다. ESD 다이오드들과 입력 디바이스에서 바라본 전압 차이들은 입력 디바이스를 ESD 현상으로부터 보호하는데 적당한 전압 레벨에서 ESD 다이오드가 턴온되지 못하도록 초래시킬 수 있다..
ESD 다이오드들(110)을 입력 디바이스 어레이들(104, 108) 근처에 배치시킴으로써 ESD 다이오드들(110)의 ESD 성능을 향상시키고, 이로써 ESD 다이오드들(110)의 크기 감소를 가능하게 해줄 수 있다. ESD 다이오드들(110)의 감소된 크기는 ESD 다이오드들(110)과 연계된 캐패시턴스를 감소시킬 수 있다. 따라서, ESD 다이오드들(110)을 입력 디바이스 어레이들(104, 108) 근처에 배치시키는 것, 예컨대 미리결정된 거리내에 배치시키는 것은 ESD 다이오드들(110)과 입력 디바이스 어레이들(104, 108)이 함께 결합될 수 있는 입력 노드에서 바라본 임피던스를 감소시킬 수 있다. 또다른 실시예에서, ESD 다이오드들(110)은 보호받는 입력 디바이스들에 ESD 다이오드들(110)을 결합시키는 와이어 배선이 미리결정된 최소 레지스턴스 미만이도록 하는 위치에 배치될 수 있다.
제2 페리미터(120)는 입력 디바이스 어레이들(104, 108) 및 ESD 다이오드들(110)을 에워싸는 경계부를 나타낼 수 있다. 레이아웃(100)을 위해 필요한 임의의 추가적인 디바이스들, 및/또는 디바이스들의 어레이(들)은 페리미터(120)에 인접하여 위치될 수 있다. 뿐만 아니라, 추가적인 디바이스들, 및/또는 디바이스들의 어레이(들)은 추가적인 디바이스들의 중심들이 공통 중심(130)과 동일하도록 배열될 수 있다. 이러한 방식으로, 레이아웃(100)의 대칭 및 정합 특성은 유지될 수 있다.
도 2는 본 발명의 또다른 실시예에 따른 ESD 보호를 갖춘 차분 증폭기 회로(200)를 나타내는 회로도이다. 회로(200)는 도 1을 참조하여 설명된 레이아웃에 따라 배열된 정합된 입력 디바이스들을 갖는 회로의 예를 나타낸다. 보다 구체적으로, 회로(200)는 N형 금속 산화물 반도체(NMOS) 입력 디바이스들을 이용한 차분 증폭기의 실시예를 나타낸다.
설명을 위해, 회로(200)는 차분 증폭기, 예컨대 고속 수신기를 갖는 것이 도시된다. 하지만, 도 2에서는 NMOS 입력 디바이스들로 구현되지만, 도 1과 관련되어 설명된 ESD 보호 회로는 공통 중심 레이아웃을 이용한 임의의 정합된 디바이스들로 구현될 수 있다는 것을 유념해야 한다. 따라서, 회로(200)에서의 NMOS 입력 디바이스들의 이용은 본 명세서내에 개시된 실시예들을 한정시키려고 의도한 것은 아니다.
회로(200)는 입력 디바이스(205), 입력 디바이스(210), 전류 디바이스(215), ESD 다이오드(220), ESD 다이오드(225), 증폭기 부하(230), Rx(수신기) 입력 패드(235), 및 Rx 입력 패드(240)를 포함할 수 있으며, 이 모두는 도 2에서 함께 결합되어 있는 것으로 도시된다. 알려진 바와 같이, NMOS 차분 증폭기의 구조는 대칭적이다. 이것은 회로(200)내에서 대칭적 디바이스들, 예컨대 입력 디바이스들(205, 210)의 정확한 정합을 필요로 한다. 대칭적 디바이스들의 정확한 정합은 증폭기 성능을 향상시킬 수 있을 뿐만이 아니라, 상이한 제조 프로세스 구동에 걸쳐 재현가능한 증폭기 성능을 제공할 수 있다.
정합 요건은 회로(200)의 입력 디바이스들(205, 210)에 있어서 특히 중요할 수 있다. 입력 디바이스들(205, 210)과 관련된 부정합은 노드들(265, 270)에 대응하는 증폭기 출력에서의 불량한 공통 모드 이득 거절 및 DC 오프셋을 불러일으킬 수 있다. 정합을 개선시키기 위해, 입력 디바이스들(205, 210)은 공통 중심 레이아웃 패턴을 이용하여 배열될 수 있다. 각각의 입력 NMOS 디바이스 어레이가 공통 중심을 공유하도록 배열될 수 있도록 각각의 NMOS 차분 증폭기 입력 디바이스들(205, 210)은 NMOS 디바이스들의 어레이로서 구현될 수 있다.
입력 디바이스(205)의 입력은 Rx 입력 패드(235)에 결합될 수 있고, Rx 입력 패드(235)로부터 신호를 수신할 수 있다. 입력 디바이스(210)의 입력은 Rx 입력 패드(240)에 결합될 수 있고, Rx 입력 패드(240)로부터 신호를 수신할 수 있다. Rx 입력 패드들(235, 240)은 IC 패키지의 외부 표면으로부터 바깥쪽으로 확장될 수 있는 패키지 핀들에 결합될 수 있다. 이에 따라, 입력 디바이스들(205, 210)은 외부 ESD 현상에 노출될 수 있다.
입력 디바이스(205)는 차분 증폭기의 하나의 입력 디바이스를 기능적으로 나타내고, 입력 디바이스(210)는 차분 증폭기의 상보적 입력 디바이스를 기능적으로 나타낸다. 입력 디바이스들(205, 210) 각각은 어레이들(245, 250)로서 각각 도시된 보다 작은 정합 디바이스들의 어레이로서 구현될 수 있다. 어레이들(245, 250)은 함께 묶어서 디바이스 어레이 쌍으로서 간주될 수 있다. 특정 어레이, 예컨대 어레이(245)에서의 각각의 디바이스들은 병렬로 함께 결합될 수 있고, 이에 따라 보다 큰 단일 디바이스, 예컨대 입력 디바이스(205)로서 작동할 수 있다. 본 명세서내에서 설명된 바와 같이, 어레이들(245, 250)이 공통 중심을 공유하도록, 이 어레이들(245, 250)은 IC 기판상에 위치될 수 있다.
전류 디바이스(215)는 입력 디바이스들(205, 210)에게 바이어스 전류를 제공한다. 바이어스 전류 레벨은 바이어스 전압 신호(260)의 전압 레벨에 의해 설정된다. 입력 디바이스(205)와 입력 디바이스(210) 간의 바이어스 전류 흐름을 교대시킴으로써 바이어스 전류가 증폭기 부하(230)를 구동시키는데 이용될 수 있다. 입력 디바이스들(205, 210)에 흐르는 전류는 Rx 입력 패드들(235, 240)에 걸쳐 인가된 차분 전압에서의 변경에 응답하여 변한다.
차분 증폭기에서의 정합을 최대화하기 위해, 전류 디바이스들의 어레이, 예컨대 어레이(255)가 전류 디바이스(215)를 위해 구현될 수 있다. 회로(200)에서, ESD 다이오드들(220, 225)은 회로(200)를 위한 레이아웃에서 전류원(215)과 입력 디바이스들(205, 210) 사이에 위치될 수 있다. ESD 다이오드들(220, 225)은 각각 어레이로서 구현될 수 있다. ESD 다이오드들(220, 225)을 함께 묶어서 "ESD 다이오드 어레이 쌍"이라고 부를 수 있다. ESD 다이오드(220)는 입력 디바이스(205)의 게이트 단자에 결합될 수 있고, ESD 다이오드(225)는 입력 디바이스(210)의 게이트 단자에 결합될 수 있다.
본 발명분야의 당업자에 의해 이해될 바와 같이, NMOS 디바이스의 게이트 단자는 과도한 전압 포텐셜에 노출될 때 파열될 수 있는 박막 절연층에 의해 NMOS 디바이스 채널로부터 분리된다. ESD 현상은 두 개의 물체들간의 커다란 포텐셜 차이로부터 유발될 수 있으므로, NMOS 디바이스의 게이트 단자는 특히 ESD 현상에 취약할 수 있다.
입력 디바이스들(205, 210)이 NMOS 디바이스들로서 구현될 때, ESD 다이오드들(220, 225)은 입력 디바이스들(205, 210)의 게이트 단자들에 각각 ESD 보호를 제공할 수 있다. ESD 현상 동안에, Rx 입력 패드(235)에 인가된 전압이 ESD 다이오드(220)의 역 항복 전압을 초과한 것에 응답하여, ESD 다이오드(220)는 턴온될 수 있다. 마찬가지로, Rx 입력 패드(240)에 인가된 전압이 ESD 다이오드(225)의 역 항복 전압을 초과한 것에 응답하여, ESD 다이오드(225)는 턴온될 수 있다. ESD 다이오드(220) 및/또는 ESD 다이오드(225)가 턴온될 때, 입력 디바이스(205) 및/또는 입력 디바이스(210)의 입력, 예컨대 NMOS 디바이스의 게이트 단자로부터 흘러나가는 ESD 전류의 경로가 제공될 수 있다. ESD 다이오드들(220, 225)이 적절하게 설계될 때, ESD 다이오드들(220, 225)은 입력 디바이스들(205, 210)의 입력들에서의 전하 축적을 막을 수 있다. NMOS 디바이스들의 게이트 단자들에서의 충분한 전하 축적은 게이트 단자들을 손상시킬 수 있는 전압 포텐셜을 생성시킬 수 있다.
통상적인 ESD 보호 방법들에서는, 각각의 ESD 다이오드는 IC의 외부 가장자리에 있는 연관된 Rx 패드에 근접해 있거나, 인접해 있거나 또는 이에 결합되어 위치된다. 이것은 ESD 다이오드가 보호하는 입력 디바이스로부터 ESD 다이오드가 실질적인 거리를 두고 위치될 수 있다는 것을 의미한다. 그러면 각각의 ESD 다이오드는 연관된 입력 디바이스에 대한 금속 라인과 결합된다. ESD 전류가 금속 라인을 통해 이동될 때, 금속 라인의 내재적 레지스턴스는 금속 라인을 따른 전압 변동을 유발시킬 수 있다. ESD 현상은 거대한 순시 전류 흐름을 수반할 수 있음에 따라, 해당 입력 디바이스에 결합된 관련된 ESD 다이오드와 각각의 입력 디바이스 사이의 금속 라인에서의 임의의 상당한 레지스턴스는 ESD 현상 동안에 ESD 다이오드와 입력 디바이스 사이에 커다란 전압 포텐셜을 불러일으킬 수 있다.
예를 들어, ESD 다이오드(220)는 금속 와이어 또는 배선을 통해 입력 디바이스(205)에 결합될 수 있다. 금속 와이어는 10 옴의 레지스턴스를 포함할 수 있다. ESD 현상은 10 암페어의 피크 순시 전류와 함께 발생할 수 있다. 피크 전류 동안에, 금속 와이어에 걸친 전압 강하는 100 볼트일 수 있다. 금속 라인에 걸친 100 볼트 변동은 ESD 다이오드(220)에서의 전압과 입력 디바이스(205)에서의 전압 사이에 100 볼트 전위차를 생성시킬 수 있다. 이러한 전압차는, 입력 디바이스(205)를 보호하도록 의도된 ESD 다이오드(220)에서의 전압이 입력 디바이스(205)의 게이트보다 매우 상이한 전압 포텐셜을 가질 것이기 때문에, 불량한 ESD 보호를 불러일으킬 수 있다.
회로(200)에서, ESD 다이오드들(220, 225)은 입력 디바이스들(205, 210)에 인접하여 위치될 수 있거나, 또는 입력 디바이스들(205, 210)의 미리결정된 거리내에 위치될 수 있다. 이러한 레이아웃은 ESD 다이오드(220)를 입력 디바이스(205)에 결합시켜주는 금속 와이어의 임피던스와, ESD 다이오드(225)를 입력 디바이스(210)에 결합시켜주는 금속 와이어의 임피던스를 최소화시킨다. 관련된 입력 디바이스들(205, 210)에 인접한 ESD 다이오드들(220, 225)의 배치는 ESD 성능을 향상시키고, 이로써 ESD 다이오드들(220, 225)의 크기 감소를 가능하게 해줄 수 있다. ESD 다이오드들(220, 225) 각각은, 입력 디바이스들(205, 210)에 인접되는 것에 더하여, 정합된 ESD 다이오드들의 어레이로서 구현될 수 있다. ESD 다이오드들(220, 225)의 각각의 어레이는 입력 디바이스들(205, 210)과 공통 중심을 갖도록 배열될 수 있다. 회로(200)에서의 디바이스들의 각 어레이의 공통 중심은 회로(200)에서의 보다 큰 대칭 및 정합을 야기시킬 수 있다. ESD 다이오드들을 IC의 입력 핀들에 위치시키는 통상적인 ESD 보호 방법들은, ESD 다이오드들이 입력 디바이스들의 공통 중심을 공유하도록 위치되지 않기 때문에, 공통 중심 설계의 입력 대칭을 침해할 수 있다.
도 3은 본 발명의 또다른 실시예에 따른 회로(예컨대, 차분 증폭기)의 레이아웃(300)을 나타내는 제2 블럭도이다. 레이아웃(300)은 회로에 대한 공통 중심 패턴을 유지하면서 차분 증폭기의 입력 NMOS 디바이스들에게 개선된 ESD 보호를 제공하는 ESD 보호에 대한 접근법을 나타낸다. 레이아웃(300)은 입력 디바이스(305), 입력 디바이스(310), 입력 디바이스(315), 및 입력 디바이스(320)를 포함할 수 있다. 레이아웃(300)은 ESD 다이오드들(325), ESD 다이오드들(330), ESD 다이오드들(335), 및 ESD 다이오드들(340)을 더 포함할 수 있다. 이에 더하여, 레이아웃(300)은 P형 커넥터들(345), P형 커넥터들(350), 및 전류 디바이스들(355, 360, 365, 및 370)을 포함할 수 있다. 전류 디바이스들(355, 360, 365, 및 370) 각각은 NMOS 트랜지스터로서 구현될 수 있다.
입력 디바이스들(305, 310, 315, 및 320)은 공통 중심 패턴으로 배열된 NMOS 트랜지스터들일 수 있다. 입력 디바이스들(305, 310, 315, 및 320)은, 예컨대 차분 증폭기의 입력 디바이스들로서 작동하는 동일한 디바이스 크기, 종류 및 값의 정합된 디바이스들일 수 있다. 입력 디바이스들(305, 310)은 금속 배선(380)에 의해 병렬로 결합될 수 있다. 금속 배선(380)은 레이아웃(300)이 포함된 IC에 대한 입력 패드일 수 있는 Rx 음극 패드(382)에 입력 디바이스들(310, 305)을 결합시킬 수 있다. 입력 디바이스들(315, 320)은 금속 배선(384)에 의해 병렬로 결합될 수 있다. 금속 배선(384)은 IC에 대한 또다른 입력 패드일 수 있는 Rx 양극 패드(386)에 입력 디바이스들(320, 315)을 결합시킬 수 있다.
입력 디바이스들(305, 310)은 차분 증폭기에 대한 하나의 입력으로서 작동하는 제1 디바이스들의 어레이를 형성한다. 입력 디바이스들(315, 320)은 차분 증폭기에 대한 상보적 입력으로서 작동하는 제2 디바이스들의 어레이를 형성한다. 입력 디바이스들(320, 315)의 어레이 및 입력 디바이스들(305, 310)의 어레이는 각각의 어레이의 디바이스들의 쌍이 매트릭스의 반대편 모서리들에 위치되는(예컨대, 서로에 대해 대각선상에서 위치되는) 2x2 매트릭스를 형성한다. 두 개의 어레이들의 디바이스들의 각 쌍은 직각 대각선을 따라 정렬될 수 있다. 이와 같은 배열에서, 양쪽 어레이들은 동일한 중심, 예컨대 공통 중심(388)을 공유한다.
금속 배선(380)을 통해, ESD 다이오드들(325, 330)의 캐소드들은 병렬로 결합될 수 있다. 뿐만 아니라, ESD 다이오드들(325, 330)의 캐소드는 입력 디바이스들(305, 310)의 게이트들(372, 374)에 각각 결합될 수 있다. 이에 따라, ESD 다이오드들(325, 330)은 Rx 음극 패드(382)에 결합될 수 있는 네 개의 ESD 다이오드들의 어레이를 형성한다. 마찬가지로, ESD 다이오드들(335, 340)의 캐소드들은 각각 금속 배선(384)을 통해 입력 디바이스들(315, 320)의 게이트들(376, 378)에 병렬로 결합될 수 있다. 이에 따라, ESD 다이오드들(335, 340)은 Rx 양극 패드(386)의 입력에서 함께 결합될 수 있는 네 개의 ESD 다이오드들의 어레이를 형성한다. ESD 다이오드들, 예컨대 ESD 다이오드들(325, 330), ESD 다이오드들(335, 340)의 각 어레이는 공통 중심(388)에서 중심을 갖도록 배열될 수 있다.
ESD 다이오드들(325, 330, 335, 340)은 ESD 다이오드들(325, 330, 335, 340) 각각과 연계되어 있는 입력 디바이스들(305, 310, 315, 320) 각각의 게이트에 근접하여 위치될 수 있다. 예를 들어, ESD 다이오드(325)는 입력 디바이스(305)의 게이트(372)에 인접하여 위치될 수 있으며, 이로써 금속 배선(380)을 최소화해주고 입력 디바이스(305)에 제공된 ESD 보호를 최대화해준다. ESD 다이오드들(335)은 게이트(376)에 인접하여 위치될 수 있다. ESD 다이오드들(330)은 게이트(374)에 인접하여 위치될 수 있다. ESD 다이오드들(340)은 게이트(378)에 인접하여 위치될 수 있다.
제1 페리미터(390)는 입력 디바이스 어레이들(305, 310, 315, 320)을 에워쌀 수 있다. 레이아웃(300)에서, 페리미터(390)는 입력 디바이스들(305, 310, 315, 320)의 물리적 치수들을 넘어 확장할 수 있다. 언급한 바와 같이, 페리미터(390)는 최소한으로, 입력 디바이스들(305, 310, 315, 320)의 물리적 경계부까지 확장할 수 있지만, 레이아웃 설계 규칙들 및 회로 성능 요건들과 같은 문제들은 페리미터(390)의 최종적인 위치에 영향을 미칠 수 있다.
예를 들어, 레이아웃(300)에서, ESD 다이오드들(325)은 페리미터(390)에 인접하여 위치될 수 있다. ESD 다이오드들(325)과 P형 커넥터들(345) 사이에 공간이 존재한다. 게다가, 입력 디바이스(305)와 P형 커넥터들(345) 사이에 공간이 존재한다. 이러한 디바이스들의 재현가능한 제조를 보장하는 프로세스 설계 규칙들을 충족시키기 위해 ESD 다이오드들(325)과 P형 커넥터들(345) 사이의 공간들, 및 입력 디바이스(305)와 P형 커넥터들(345) 사이에 공간들이 일반적으로 포함된다. 뿐만 아니라, ESD 다이오드(325)의 애노드는 P형 물질(394)로 구성될 수 있으므로, ESD 다이오드(325)에 흐르는 ESD 전류를 위한 저임피던스 경로를 보장하도록 P형 커넥터(345)는 ESD 다이오드(325)를 둘러쌀 수 있다. 이에 따라, 페리미터(390)는, 입력 디바이스들(305, 310, 315, 320), 입력 디바이스들(305, 320)과 ESD 다이오드들(325, 340) 사이에서 펼쳐져 있는 P형 커넥터(345), 입력 디바이스들(315, 310)과 ESD 다이오드들(335, 330) 사이에서 펼쳐져 있는 P형 커넥터(350)의 세그먼트 또는 채널, 및 IC내에서 레이아웃(300)을 생성하는데 이용된 IC 제조 프로세스의 설계 규칙들에 의해 필요한 임의의 추가적인 공간을 에워쌀 수 있다.
ESD 다이오드들(325, 330, 335, 340)은 애노드로서의 P형 물질(394)과 캐소드로서의 N형 물질을 갖도록 구현될 수 있다. P형 물질(394)은 IC가 구축될 수 있는 P형 IC 기판, 또는 P형 웰을 나타낼 수 있다. P형 커넥터들(345, 350)은 금속 배선(392)을 ESD 다이오드들(325, 330, 335, 340)의 애노드들의 P형 물질(394)에 결합시킬 수 있다. ESD 현상 동안에, ESD 전류는 ESD 다이오드들(325, 330, 335, 340)에 흘러 P형 커넥터들(345, 350)을 거쳐 금속 배선(392)을 따라 VSS 공급기(396)까지 흐를 수 있다. 일반적으로, VSS 공급기(396)는 레이아웃(300)을 포함한 IC의 접지 포텐셜을 제공하는 전압원일 수 있다.
P형 커넥터들(345, 350)의 갯수 및 크기와 ESD 다이오드들(325, 330, 335, 340)의 크기 및 갯수는 사용되는 특정 프로세스의 설계 규칙들뿐만이 아니라, 보호받는 입력들에 대한 ESD 설계 요건들에 의해 결정될 수 있다. 예를 들어, 500 볼트(500V) 충전된 디바이스 모델(CDM) ESD 현상으로부터 보호를 제공하도록 설계된 회로는 200 볼트(200V) CDM ESD 현상으로부터 보호를 제공하기 위해 필요할 수 있는 것보다 큰, P형 커넥터들(345, 350) 및 ESD 다이오드들(325, 330, 335, 340)을 위한 총면적을 필요로 할 수 있다.
일반적으로, P형 커넥터들(345, 350)은 ESD 다이오드들(325, 340)의 페리미터와 ESD 다이오드들(335, 330)의 페리미터에 인접한 상태에서 대칭적으로 분포될 수 있다. 하지만, P형 커넥터들(345, 350)의 크기 및 형상은 다양할 수 있다. 레이아웃(300)에서 도시된 P형 커넥터들(345, 350)의 크기 및 형상은 단지 설명을 위해 제공된 것이며, 따라서 본 발명의 실시예들을 한정하려고 의도한 것은 아니다.
제2 페리미터(398)는 입력 디바이스들(305, 310, 315, 320), ESD 다이오드들(325, 330, 335, 340), P형 커넥터들(345, 350), 및 IC내에서 레이아웃(300)을 구현하기 위해 이용된 IC 제조 프로세스의 설계 규칙들에 의해 필요로 하는 임의의 추가적인 디바이스 공간을 나타낼 수 있다. 전류 디바이스들(355, 360, 365, 370)은 페리미터(398)에 인접하여 위치될 수 있다. 전류 디바이스들(355, 360, 365, 370)의 단자들은 단일 전류 디바이스로서 작동하는 네 개의 디바이스들의 어레이를 형성하도록 병렬로 결합될 수 있다. 레이아웃(300)에서 배열된 바와 같이, 전류 디바이스들(355, 360, 365, 370)의 어레이는 공통 중심(388)에서 중심을 가질 수 있다. 레이아웃(300)에서는 도시되고 있지 않지만, 전류 디바이스들(355, 360, 365, 370)의 드레인 단자들은 입력 디바이스들(305, 310, 315, 320)의 소스 단자들에 결합될 수 있다. 이와 같은 배열에서, 전류원들(355, 360, 365, 370)은 입력 디바이스들(305, 310, 315, 320)에게 바이어스 전류를 제공할 수 있다.
레이아웃(300)에서 도시된 디바이스들의 갯수는 단지 설명을 위한 것일 뿐이며, 본 명세서내에서 개시된 실시예들을 한정시키려고 의도한 것은 아니다. 레이아웃(300)은 공통 중심을 각각 공유하는, 다양한 크기의 어레이들을 갖추도록 구현될 수 있다. 레이아웃(300)은 또한 차분 증폭기 회로들 이외의 다른 회로들을 위해 이용될 수 있다.
도 4는 본 발명의 또다른 실시예에 따른 P형 커넥터 어레이들에 대한 레이아웃(400)을 나타내는 제3 블럭도이다. 레이아웃(400)은 공통 중심 패턴화된 디바이스 어레이들을 이용하여 구현된 회로 설계내에서 P형 커넥터들을 위치시키기 위한 접근법을 제시한다. 레이아웃(400)은 레이아웃(400)내에 구현된 입력 디바이스 어레이 쌍들의 공통 중심 패턴을 유지하면서, ESD 보호를 제공하는 회로 설계내에서 P형 커넥터들을 위치시키기 위한 접근법을 나타낸다. 레이아웃(400)은 입력 디바이스 어레이들(405), ESD 다이오드 어레이들(410), P형 커넥터 링(P형 링)(415), P형 커넥터 링(P형 링)(420), 및 추가적인 디바이스 어레이들(425)을 포함할 수 있다.
레이아웃(400)에서, 입력 디바이스 어레이(405)는 공통 중심(430)을 공유하는 각각의 디바이스 어레이를 갖춘 디바이스 어레이 쌍으로 형성될 수 있다. ESD 다이오드 어레이(410)는 공통 중심(430)을 공유하는 각각의 ESD 다이오드 어레이를 갖춘 ESD 다이오드 어레이 쌍으로 형성될 수 있다. ESD 다이오드 어레이(410)는 P형 커넥터들의 중심 링, 예컨대 P형 링(415)에 의해 입력 디바이스 어레이(405)의 내부 가장자리로부터 분리될 수 있다. 본 명세서내에서 언급된 바와 같이, P형 커넥터들은 각각의 ESD 다이오드의 애노드의 P형 물질을 IC의 접지 포텐셜에 결합된 금속 라인에 접촉시킨다. 이에 따라, ESD 현상 동안에 P형 링(415)의 크기 및 두께는 ESD 다이오드 어레이(410)의 전류 운반 용량을 결정할 수 있다. 따라서, P형 링(415)은 레이아웃(400)으로 구현된 회로 설계를 위해 필요한 ESD 보호의 레벨에 따라 다를 수 있다.
P형 링(415)과 마찬가지로, P형 링(420)은 P형 커넥터들의 중심 링으로 ESD 다이오드 어레이(410)의 외부 가장자리를 둘러쌀 수 있다. P형 링(420)은 P형 링(415)과 동일한 기능을 서빙할 수 있고 이와 유사한 구조를 가질 수 있다.
P형 링(415, 420)의 물리적 파라미터들은 특정 회로 설계의 요건들에 따라 다를 수 있으므로, 물체가 또다른 물체에 "인접해 있다"거나 또는 "인접한다"라고 말할 때에는, 이 두 개의 물체들은 P형 커넥터들과 같은 커넥터들을 제외하고 어떠한 매개적 디바이스들 없이 서로 바로 옆에 위치하는 것으로 간주될 수 있다. 두 개의 물체들은 구축된 설계 규칙들을 따르기 위해 인접되어 있되, 미사용된 회로 영역에 의해 분리될 수 있다. 예를 들어, 레이아웃(400)에서, ESD 다이오드 어레이들(410)은 P형 링(415)에 의해 분리되어 있음에도 불구하고 입력 디바이스 어레이(405)에 인접하여 있다라고 말할 수 있다.
도 5는 본 발명의 또다른 실시예에 따라 IC내에 구현된 회로 설계를 ESD로부터 보호하는 방법(500)을 나타내는 제1 흐름도이다. 보다 구체적으로, 방법(500)은 ESD 현상으로부터 입력 디바이스들을 보호하기 위한 기술을 설명한다.
따라서, 단계 505에서, 정합된 디바이스 어레이 쌍은 공통 중심을 공유하도록 IC내에서 위치될 수 있다. 디바이스 어레이 쌍은 제1 디바이스 어레이와 제2 디바이스 어레이를 포함할 수 있다. 디바이스 어레이 쌍의 디바이스들은, 디바이스 어레이 쌍의 각각의 디바이스 어레이들이 공통 중심을 공유하도록 정합되어 배열된다.
또다른 실시예에서, 디바이스 어레이 쌍은 상호맞물림된 NMOS 디바이스들의 쌍내에서 구현될 수 있다. 본 발명분야에서 알려진 바와 같이, NMOS 디바이스는 통상적으로, 단일 드레인, 단일 소스, 및 단일 게이트를 갖는 디바이스로서 구현된다. NMOS 디바이스가 확대됨에 따라, 이러한 NMOS 디바이스의 구현은 IC 레이아웃내에 위치하기에 비실용적일 수 있는 광대한 NMOS 디바이스들을 야기시킬 수 있다. 이러한 이유로, NMOS 디바이스는 종종 다수의 병렬 게이트들 및 교대하는 드레인 및 소스 접촉부들을 갖추도록 구현된다. 다수의 게이트 NMOS 디바이스는 유사한 길이와 폭 치수들을 갖는 커다란 NMOS 디바이스의 생성을 가능하게 해준다.
통상적으로, 용어 "핑거(finger)"는 특정 NMOS 디바이스내에 포함된 게이트들을 말한다. 상호맞물림된 NMOS 디바이스에서, NMOS 디바이스의 교대하는 핑거들은 단일 NMOS 레이아웃 구조내의 두 개의 분리된 NMOS 디바이스들로서 기능하도록 함께 결합된다. 두 개의 입력들은 상호맞물림된 NMOS 디바이스의 교대하는 게이트 단자들에 결합되고; 상호맞물림된 NMOS 디바이스의 소스 단자들은 공유되며; 상호맞물림된 NMOS 디바이스의 교대하는 드레인 단자들은 IC의 두 개의 서로 다른 노드들에 결합된다. 이러한 방법으로, 단일 NMOS 구조는 두 개의 NMOS 디바이스들로서 기능할 수 있다. 두 개의 이러한 상호맞물림된 NMOS 디바이스들을 이용하여, 디바이스 어레이 쌍은 공통 중심을 공유하도록 구현될 수 있다.
단계 510에서, ESD 다이오드 어레이 쌍은 디바이스 어레이 쌍을 에워싸는 제1 페리미터에 인접하여 위치될 수 있다. ESD 다이오드 어레이 쌍은 제1 ESD 다이오드 어레이와 제2 ESD 다이오드 어레이를 포함할 수 있다. 각각의 ESD 다이오드 어레이는 디바이스 어레이 쌍과 공통 중심을 공유하도록 위치될 수 있다. ESD 다이오드 어레이 쌍의 각 ESD 다이오드 어레이는 적어도 하나의 ESD 다이오드들의 쌍을 포함할 수 있다. ESD 다이오드 어레이 쌍의 각 ESD 다이오드는 ESD 다이오드 어레이 쌍내의 서로의 ESD 다이오드와 정합될 수 있다. 페리미터는 디바이스 어레이 쌍, ESD 다이오드 어레이 쌍과 연관된 P형 커넥터들뿐만이 아니라, IC내에서 회로 설계를 구현하기 위해 이용된 제조 프로세스의 설계 규칙들을 충족시키는데 필요한 임의의 다른 공간 및/또는 회로의 성능 파라미터들을 충족시키는데 필요한 임의의 추가적인 디바이스들 또는 공간을 포함할 수 있다. ESD 다이오드들을 디바이스 어레이 쌍의 각 디바이스들의 입력 노드에 허용가능할 정도로 근접하게 위치시키는 것은 IC의 ESD 보호 성능을 향상시킬 수 있다.
단계 515에서, 제1 ESD 다이오드 어레이의 각각의 ESD 다이오드의 캐소드 단자는 제1 디바이스 어레이의 입력 노드에 결합될 수 있다. 추가적으로, 제2 ESD 다이오드 어레이의 각각의 ESD 다이오드의 캐소드 단자는 제2 디바이스 어레이의 입력 노드에 결합될 수 있다.
단계 520에서, 적절한 갯수의 P형 커넥터들이 ESD 다이오드 어레이 쌍의 외부 가장자리에 인접하여 위치될 수 있다. P형 커넥터들은 ESD 다이오드 어레이 쌍의 각각의 ESD 다이오드의 애노드를 IC의 접지 포텐셜에 결합시킬 수 있다. ESD 다이오드 어레이 쌍에 인접하여 위치된 P형 커넥터에 후속하여, 각각의 ESD 다이오드 어레이는 공통 중심을 유지할 수 있다는 것을 유념해야 한다. ESD 다이오드 어레이 쌍을 둘러싸는 P형 커넥터들의 총 면적이 클 수록, ESD 다이오드들에 흐를 수 있는 순시 전류의 양은 커진다. 이에 따라, P형 커넥터들의 보다 큰 면적은 회로 설계에 대한 향상된 ESD 성능을 불러일으킬 수 있다.
P형 커넥터들이 ESD 다이오드 어레이 쌍에 인접하여 위치되는 방법은 변할 수 있다. 예를 들어, 도 3에서, 제1 ESD 다이오드 어레이 및 제2 ESD 다이오드 어레이의 ESD 다이오드들은 ESD 다이오드들의 두 개의 그룹들 사이에서 균등하게 분포되도록 배열될 수 있다. ESD 다이오드들의 각 그룹은 제1 ESD 다이오드 어레이의 ESD 다이오드들의 절반과, 제2 ESD 다이오드 어레이의 ESD 다이오드들의 절반을 포함할 수 있다. ESD 다이오드들의 각 그룹은 ESD 다이오드들의 각 그룹에 인접하고, 이 ESD 다이오드들의 각 그룹을 에워싸도록 위치된 P형 커넥터들의 링에 의해 둘러싸여질 수 있다. 또다른 예시에서, 도 4에서는, P형 커넥터들이 ESD 다이오드 어레이 쌍의 내부 가장자리 및 외부 가장자리들에 인접한 P형 커넥터들의 두 개의 중심 링들을 형성하도록 위치된다.
도 4 및 도 5에서 디스플레이된, ESD 다이오드 어레이 쌍에 인접하여 P형 커넥터들을 위치시키기 위한 접근법은 단지 설명을 목적으로 한 것이며, 따라서 본 명세서내에서 개시된 실시예들을 한정하려고 의도한 것은 아니다. 뿐만 아니라, P형 커넥터들이 ESD 다이오드 어레이 쌍에 인접하여 위치될 수 있는 방법은 회로 설계의 필요성에 따라 다를 수 있다. 일 실시예에서, P형 커넥터들은 ESD 다이오드 어레이 쌍을 둘러싸지 않을 수 있다. 예를 들어, P형 커넥터들은 ESD 다이오드 어레이 쌍의 세 개의 가장자리들을 따라 말발굽 패턴으로 위치될 수 있거나 또는 ESD 다이오드 어레이 쌍의 단일 가장자리를 따라 위치될 수 있다.
P형 커넥터들의 위치설정은 회로 설계의 ESD 보호 요건을 충족시키려는 희망에 의해 영향을 받을 수 있다. 추가적으로, P형 커넥터들의 위치설정은 공통 중심으로부터 ESD 다이오드 어레이 쌍의 각 ESD 다이오드 어레이의 중심의 위치를 변경시키지 않을 수 있다. 그렇지 않고, P형 커넥터들의 위치는 회로 설계가 구현된 IC의 요건에 의해 결정될 수 있다.
단계 525에서, 적어도 하나의 추가적인 디바이스 어레이가 단계 520에서 위치된 P형 커넥터들의 외부 가장자리에 인접하여 위치될 수 있다. 예를 들어, 추가적인 디바이스 어레이(들)은 디바이스 어레이 쌍, ESD 다이오드 어레이 쌍, 및 임의의 P형 커넥터들을 에워싸는 페리미터를 따라 위치될 수 있다. 뿐만 아니라, 페리미터는 IC를 구현하기 위해 이용된 제조 프로세스의 설계 규칙들을 충족시키는데 필요한 임의의 다른 공간 및/또는 회로의 성능 파라미터들을 충족시키는데 필요한 임의의 추가적인 디바이스들 또는 공간을 포함할 수 있다. 임의의 추가적인 디바이스 어레이들이 공통 중심을 공유하도록 위치될 수 있다. 이러한 방법으로, 회로내의 모든 디바이스들의 대칭 및 정합은 유지되거나 또는 향상될 수 있다.
도면들에서의 흐름도는 본 발명의 다양한 실시예들에 따른 시스템, 방법 및 컴퓨터 프로그램 제품의 잠재적인 구현예들의 구조, 기능, 및 동작을 나타낸다. 이와 관련하여, 흐름도에서의 각각의 블록은, 명시된 논리적 기능(들)을 이행하기 위한 하나 이상의 컴퓨터 사용가능 프로그램 코드의 부분들을 포함한 모듈, 세그먼트, 또는 코드의 일부분을 나타낼 수 있다.
예를 들어, 본 명세서내에서 개시된 실시예들은 보다 큰 시스템내에서의 이용을 위해 이용가능할 수 있는 하나 이상의 지적 재산(IP) 코어들로서 구현될 수 있다. IP 코어는 하나 이상의 기능들을 수행하도록 프로그래밍가능한 IC를 프로그래밍하는 미리결정된 구성가능 비트들의 세트를 포함할 수 있다. 이와 달리, IP 코어는 설계의 로직 및 연결성을 기술하는 소스 코드 또는 도식을 포함할 수 있다. 몇몇 코어들은 프로그램가능 IC들의 특정 패밀리에 타겟화된 최적으로 평면화된 레이아웃을 포함한다. IP 코어들은 또한 파라미터화될 수 있는데, 즉 사용자로 하여금 어떠한 코어 기능을 활성화시키거나 변경하도록 하는 파라미터들을 입력할 수 있도록 해준다.
또한, 일부 대안적인 구현예들에서, 블록에서 언급된 기능들은 도면들에 언급된 순서를 벗어나서 발생할 수도 있다는 것을 유의하여야 한다. 예를 들어, 관련된 기능에 따라, 연속하여 도시된 두 개의 블록들은, 실제에서, 실질적으로 동시에 실행될 수 있거나, 또는 블록들은 때때로 반대 순서로 실행될 수 있다. 또한, 흐름도의 각각의 블록, 및 흐름도에서의 블록들의 조합은 명시된 기능 또는 동작을 수행하는 특수목적용 하드웨어 기반의 시스템, 또는 특수목적용 하드웨어 및 컴퓨터 명령들의 조합에 의해 구현될 수 있다는 것도 유의하여야 한다.
본 발명의 실시예들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합으로 구현될 수 있다. 본 명세서에서 설명된 방법들을 수행하도록 구성된 것이라면 어떠한 종류의 데이터 프로세싱 시스템이나 또는 기타 장치도 괜찮다. 하드웨어 및 소프트웨어의 전형적인 조합은, 로딩되고 실행될 때, 컴퓨터 시스템이 본 명세서에서 기술된 방법들을 수행하도록 컴퓨터 시스템을 제어하는 컴퓨터 프로그램을 갖는 범용 목적 컴퓨터 시스템일 수 있다.
"컴퓨터", 예컨대 프로그램 코드를 저장 및/또는 실행하기에 적합한 데이터 프로세싱 시스템 또는 컴퓨터 시스템은 시스템 버스를 통하여 메모리 소자에 직접적으로 또는 간접적으로 결합된 적어도 하나의 프로세서를 포함할 것이다. 메모리 소자는 프로그램 코드의 실질적인 실행 도중에 활용되는 로컬 메모리, 벌크 저장장치, 및 실행 도중에 벌크 저장장치로부터 프로그램 코드가 검색되어야 하는 횟수를 감소시키기 위하여 적어도 일부 프로그램 코드의 임시적 저장공간을 제공하는 캐시 메모리를 포함할 수 있다.
키보드, 디스플레이, 포인팅 디바이스 등과 같은 입/출력 또는 I/O 디바이스들은 직접적으로 컴퓨터에 결합될 수 있거나 또는 매개적 I/O 컨트롤러를 통하여 컴퓨터에 결합될 수 있다. 컴퓨터가 매개적 사설 네트워크 또는 공중 네트워크를 통하여 다른 컴퓨터, 디바이스, 또는 원격 프린터 또는 저장 디바이스에 결합될 수 있도록 하기 위해 네트워크 어댑터가 또한 컴퓨터에 결합될 수 있다. 현재 이용가능한 유형의 몇몇 네트워크 어댑터들에는 모뎀, 케이블 모뎀 및 이더넷 카드가 있다.
본 발명의 실시예들은 또한, 본 명세서에서 기술된 방법들의 구현을 가능하게 해주는 모든 특징들을 포함한 컴퓨터 프로그램 제품내에 임베딩될 수 있다. 컴퓨터 프로그램 제품은 컴퓨터 시스템내에 로딩될 때, 컴퓨터 시스템으로 하여금 본 명세서에서 기술된 회로 및/또는 시스템의 프로그램적 기술을 생성하도록 하는 컴퓨터 사용가능 프로그램 코드를 갖는 컴퓨터 사용가능 매체 또는 컴퓨터 판독가능 매체를 포함할 수 있다. 컴퓨터 사용가능 매체 또는 컴퓨터 판독가능 매체의 예시들에는, 비제한적인 예로서, 광학 매체, 자기 매체, 컴퓨터 메모리 등이 포함될 수 있다.
본 문맥에서, 용어 "컴퓨터 프로그램", "소프트웨어", "애플리케이션", "컴퓨터 사용가능 프로그램 코드", 이들의 변형물 및/또는 조합은 정보 프로세싱 능력을 갖는 시스템으로 하여금 (a) 또다른 언어, 코드 또는 주석으로의 변환 및 (b) 상이한 물질 형태로의 재현 중 어느 하나 또는 양쪽의 이후 또는 직후에 특정 작동을 수행하도록 의도하는 명령 세트의 임의의 언어, 코드 또는 주석(notation)으로 된 임의의 표현을 의미한다. 예를 들어, 컴퓨터 프로그램은, 비제한적인 예시로서, 본 명세서내에서 기술된 실시예들을 IC내에서 이행하거나 또는 IC를 프로그래밍하거나, 또는 컴퓨터 시스템상에서의 실행을 위해 설계된, 서브루틴, 함수, 프로시저, 오브젝트 메쏘드, 오브젝트 구현, 실행가능 애플리케이션, 애플릿, 서블릿, 소스 코드, 오브젝트 코드, 공유된 라이브러리/동적 부하 라이브러리, 넷리스트, 시스템의 하드웨어 기술적 언어 지정, IP 코어, 비트스트림, 및/또는 기타의 명령 시퀀스가 포함될 수 있다.
본 명세서에서 이용된, 용어 "a", "an"는 하나 또는 하나보다 많은 것으로서 정의된다. 본 명세서에서 이용된, 용어 "복수개"는 두개 또는 두개보다 많은 것으로서 정의된다. 본 명세서에서 이용된, 용어 "또다른"은 적어도 두번째 또는 그 이상의 것으로서 정의된다. 본 명세서에서 이용된, 용어 "포함한" 및/또는 "갖는"은 포괄하는 것 즉, 개방적 언어로서 정의된다. 본 명세서에서 이용된, 용어 "결합된"은 반드시 직접적으로 연결된 것은 아니며, 반드시 기계적으로 연결된 것은 아니지만, 예컨대, 통신 채널 또는 통로 또는 또다른 컴포넌트 또는 시스템을 통해 통신가능하게 링크된 것으로서 정의된다.
본 명세서에서 개시된 실시예들은 본 발명의 사상 또는 본질적인 속성들로부터 이탈하지 않고서 다른 형태들로 실체화될 수 있다. 이에 따라, 본 발명의 다양한 실시예들의 범위를 말할 때에는, 전술한 상세한 설명보다는 이하의 청구항들을 참조해야 한다.
140: Y 대칭축, 125: P형 물질
104, 108: 입력 디바이스 어레이, 120, 115: 페리미터
110: ESD 다이오드들, 130: 공통 중심
230: 증폭기 부하, 235, 240: Rx 입력 패드
220, 225: ESD 다이오드, 260: 바이어스 전압 신호
325, 335, 340, 330: ESD 다이오드들, 386: Rx 양극 패드
384, 392, 380: 금속 배선, 396: VSS 공급기
394: P형 물질, 345: 350: P형 커넥터들
372, 376, 378, 374: 게이트, 388: 공통 중심
398, 390: 페리미터, 382: Rx 음극 패드
425: 추가적인 디바이스 어레이들, 405: 입력 디바이스 어레이들
420, 415: P형 커넥터 링, 410: ESD 다이오드 어레이들
430: 공통 중심

Claims (13)

  1. 집적 회로(integrated circuit; IC)내에서 구현된 회로 설계를 전자기 방전(electrostatic discharge; ESD)으로부터 보호하기 위한 시스템에 있어서,
    공통 중심을 공유하면서 IC상에 위치된 제1 디바이스 어레이 및 제2 디바이스 어레이를 포함한 디바이스 어레이 쌍; 및
    상기 디바이스 어레이 쌍을 에워싸는 제1 페리미터(perimeter)에 인접하여 IC상에 위치된 제1 ESD 다이오드 어레이 및 제2 ESD 다이오드 어레이를 포함한 ESD 다이오드 어레이 쌍
    을 포함하며,
    상기 제1 디바이스 어레이 및 상기 제2 디바이스 어레이는 정합되어 있고,
    상기 제1 ESD 다이오드 어레이 및 상기 제2 ESD 다이오드 어레이는 상기 공통 중심을 공유하고 정합되어 있으며,
    상기 제1 ESD 다이오드 어레이의 각각의 ESD 다이오드의 캐소드 단자는 상기 제1 디바이스 어레이의 입력에 결합되고, 상기 제2 ESD 다이오드 어레이의 각각의 ESD 다이오드의 캐소드 단자는 상기 제2 디바이스 어레이의 입력에 결합되는 것인, 회로 설계를 전자기 방전(ESD)으로부터 보호하기 위한 시스템.
  2. 제1항에 있어서, 제1 P형 커넥터 어레이 및 제2 P형 커넥터 어레이를 포함한 P형 커넥터 어레이 쌍을 더 포함하며, 상기 P형 커넥터 어레이 쌍은 상기 ESD 다이오드 어레이 쌍의 각각의 ESD 다이오드의 애노드 단자를 IC의 접지 포텐셜에 결합시키며,
    상기 제1 P형 커넥터 어레이는 상기 제1 페리미터를 에워싸며, 상기 제2 P형 커넥터 어레이는 제2 페리미터를 에워싸며,
    상기 제2 페리미터는 상기 ESD 다이오드 어레이 쌍을 에워싸는 것인, 회로 설계를 전자기 방전(ESD)으로부터 보호하기 위한 시스템.
  3. 제1항에 있어서, 제1 P형 커넥터 어레이 및 제2 P형 커넥터 어레이를 포함한 P형 커넥터 어레이 쌍을 더 포함하며,
    상기 P형 커넥터 어레이 쌍은 상기 ESD 다이오드 어레이 쌍의 각각의 ESD 다이오드의 애노드 단자를 IC의 접지 포텐셜에 결합시키고,
    상기 제1 P형 커넥터 어레이는 상기 제1 ESD 다이오드 어레이의 ESD 다이오드들의 상반부와, 상기 제2 ESD 다이오드 어레이의 ESD 다이오드들의 상반부를 둘러싸며,
    상기 제2 P형 커넥터 어레이는 상기 제1 ESD 다이오드 어레이의 ESD 다이오드들의 하반부와, 상기 제2 ESD 다이오드 어레이의 ESD 다이오드들의 하반부를 둘러싸는 것인, 회로 설계를 전자기 방전(ESD)으로부터 보호하기 위한 시스템.
  4. 제3항에 있어서, 상기 제2 P형 커넥터 어레이를 에워싸는 제3 페리미터에 인접하여 IC상에 위치된 추가적인 디바이스 어레이를 더 포함하며, 상기 추가적인 디바이스 어레이는 상기 공통 중심을 공유하는 것인, 회로 설계를 전자기 방전(ESD)으로부터 보호하기 위한 시스템.
  5. 제1항에 있어서, 상기 디바이스 어레이 쌍의 각 디바이스들은 정합되어 있는 것인, 회로 설계를 전자기 방전(ESD)으로부터 보호하기 위한 시스템.
  6. 제1항에 있어서, 상기 ESD 다이오드 어레이 쌍의 각각의 ESD 다이오드는 정합되어 있는 것인, 회로 설계를 전자기 방전(ESD)으로부터 보호하기 위한 시스템.
  7. 제1항에 있어서,
    상기 ESD 다이오드 어레이 쌍의 각각의 ESD 다이오드들은 P_웰 다이오드이며,
    상기 각각의 ESD 다이오드의 애노드는 P형 물질로 형성되고, 상기 각각의 ESD 다이오드의 캐소드는 N형 물질로 형성되는 것인, 회로 설계를 전자기 방전(ESD)으로부터 보호하기 위한 시스템.
  8. 집적 회로(IC)내에서 구현된 N형 금속 산화물 반도체(metal oxide semiconductor; NMOS) 차분 증폭기를 전자기 방전(ESD)으로부터 보호하기 위한 시스템에 있어서,
    공통 중심을 공유하면서 IC상에 위치된, 차분 증폭기의 제1 NMOS 입력 디바이스 어레이 및 제2 NMOS 입력 디바이스 어레이를 포함한 NMOS 입력 디바이스 어레이 쌍; 및
    상기 NMOS 입력 디바이스 어레이 쌍의 외부 가장자리에 인접하여 IC상에 위치된 제1 ESD 다이오드 어레이 및 제2 ESD 다이오드 어레이를 포함한 ESD 다이오드 어레이 쌍
    을 포함하며,
    상기 제1 NMOS 입력 디바이스 어레이와 상기 제2 NMOS 입력 디바이스 어레이는 정합되어 있고,
    상기 NMOS 입력 디바이스 어레이 쌍의 각각의 NMOS 입력 디바이스 어레이는 복수의 NMOS 입력 디바이스들을 포함하며, 상기 NMOS 입력 디바이스 어레이 쌍의 각각의 NMOS 입력 디바이스들은 정합되어 있으며,
    상기 제1 ESD 다이오드 어레이 및 상기 제2 ESD 다이오드 어레이는 상기 공통 중심을 공유하고 정합되며, 상기 ESD 다이오드 어레이 쌍의 각각의 ESD 다이오드 어레이는 복수의 ESD 다이오드들을 포함하며, 상기 ESD 다이오드 어레이 쌍의 각각의 ESD 다이오드들은 정합되어 있으며,
    상기 제1 ESD 다이오드 어레이의 각각의 ESD 다이오드의 캐소드 단자는 상기 제1 NMOS 입력 디바이스 어레이의 각각의 NMOS 입력 디바이스의 게이트 단자에 결합되고, 상기 제2 ESD 다이오드 어레이의 각각의 ESD 다이오드의 캐소드 단자는 상기 제2 NMOS 입력 디바이스 어레이의 각각의 NMOS 입력 디바이스의 게이트 단자에 결합되는 것인, N형 금속 산화물 반도체(NMOS) 차분 증폭기를 전자기 방전(ESD)으로부터 보호하기 위한 시스템.
  9. 제8항에 있어서, 제1 P형 커넥터 어레이와 제2 P형 커넥터 어레이를 포함한 P형 커넥터 어레이 쌍을 더 포함하며,
    상기 P형 커넥터 어레이 쌍은 각각의 ESD 다이오드들의 애노드 단자를 IC의 접지 포텐셜에 결합시키고,
    상기 제1 P형 커넥터 어레이는 상기 제1 ESD 다이오드 어레이의 ESD 다이오드들의 상반부와, 상기 제2 ESD 다이오드 어레이의 ESD 다이오드들의 상반부를 둘러싸며, 상기 제2 P형 커넥터 어레이는 상기 제1 ESD 다이오드 어레이의 ESD 다이오드들의 하반부와, 상기 제2 ESD 다이오드 어레이의 ESD 다이오드들의 하반부를 둘러싸는 것인, N형 금속 산화물 반도체(NMOS) 차분 증폭기를 전자기 방전(ESD)으로부터 보호하기 위한 시스템.
  10. 제8항에 있어서, 제1 P형 커넥터 어레이와 제2 P형 커넥터 어레이를 포함한 P형 커넥터 어레이 쌍을 더 포함하며,
    상기 P형 커넥터 어레이 쌍은 상기 ESD 다이오드 어레이 쌍의 각각의 ESD 다이오드의 애노드 단자를 IC의 접지 포텐셜에 결합시키고,
    상기 제1 P형 커넥터 어레이는 상기 NMOS 입력 디바이스 어레이 쌍을 에워싸며, 상기 제2 P형 커넥터 어레이는 상기 ESD 다이오드 어레이 쌍을 에워싸는 것인, N형 금속 산화물 반도체(NMOS) 차분 증폭기를 전자기 방전(ESD)으로부터 보호하기 위한 시스템.
  11. 제8항에 있어서, 상기 NMOS 입력 디바이스 어레이 쌍과 상기 ESD 다이오드 어레이 쌍을 에워싸는 페리미터에 인접하여 위치된 NMOS 전류원 디바이스 어레이를 더 포함하며,
    상기 NMOS 전류원 디바이스 어레이는 상기 공통 중심을 공유하며, 상기 NMOS 전류원 디바이스 어레이의 각각의 NMOS 전류원 디바이스들은 정합되어 있는 것인, N형 금속 산화물 반도체(NMOS) 차분 증폭기를 전자기 방전(ESD)으로부터 보호하기 위한 시스템.
  12. 제11항에 있어서, 상기 NMOS 전류원 디바이스 어레이의 각각의 NMOS 전류원 디바이스의 드레인 단자는 상기 NMOS 전류원 디바이스 어레이의 다른 NMOS 전류원 디바이스 각각의 드레인 단자뿐만이 아니라, 상기 NMOS 입력 디바이스 어레이 쌍의 각각의 NMOS 입력 디바이스의 소스 단자에 결합되는 것인, N형 금속 산화물 반도체(NMOS) 차분 증폭기를 전자기 방전(ESD)으로부터 보호하기 위한 시스템.
  13. 제8항에 있어서, 상기 ESD 다이오드 어레이 쌍의 각각의 ESD 다이오드는 P_웰 다이오드이며, 상기 각각의 ESD 다이오드의 애노드는 P형 물질로 형성되며, 상기 각각의 ESD 다이오드의 캐소드는 N형 물질로 형성되는 것인, N형 금속 산화물 반도체(NMOS) 차분 증폭기를 전자기 방전(ESD)으로부터 보호하기 위한 시스템.
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