JP2012504337A - 集積回路装置のための共通重心静電放電保護 - Google Patents

Abstract

集積回路（ＩＣ）内で実現される回路設計を、静電放電（ＥＳＤ）から保護するための方法は、共通の重心（１３０）を共有するように、第１の装置アレイ（２４５）および第２の装置アレイ（２５０）を備える装置アレイ対（１０４および１０８）をＩＣ上に配置することを含み、第１および第２の装置アレイは一致している。第１のＥＳＤダイオードアレイ（２２０）および第２のＥＳＤダイオードアレイ（２２５）を備えるＥＳＤダイオードアレイ対（１１０）は、ＩＣ上に、第１および第２の装置アレイを含む第１の周辺部（１１５）に隣接して配置され得、第１および第２のＥＳＤダイオードアレイは共通の重心を共有するとともに、一致している。第１のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２０）のカソード端子は、第１の装置アレイ（２４５）の入力に結合され、第２のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２５）のカソード端子は、第２の装置アレイ（２５０）の入力端子に結合され得る。

Description

発明の分野
本明細書に開示された実施形態は、集積回路（ＩＣ）装置に関する。より特定的には、実施形態はＩＣ内の一致した入力装置を、静電放電（electrostatic discharge：ＥＳＤ）事象から保護することに関する。

背景
静電放電（ＥＳＤ）事象は、異なる電位の２つの物体間の一時的かつ急激な電流の流れに関する。ＥＳＤは、ＥＳＤ事象の間に生じる大きな電位変化および瞬間的な電流がシリコン接合部および酸化絶縁物にダメージを与え得るので、半導体（solid state）の電子集積回路（ＩＣ）については重大な問題であり得る。典型的には、ＥＳＤ事象からＩＣへのダメージは、シリコンベースＩＣの性能を低減し得、そうでなければ、ＩＣを使用不可能にし得る。

物体上への電荷の蓄積は、様々な異なった理由で生じ得、その多くはＩＣの製造および組み立て中に生じる。結果として、ＩＣは、組み立ておよび販売に先立って、不慮のＥＳＤ事象にさらされ得る。ＥＳＤ事象に対して保護するために、ＥＳＤ保護スキームが、外部の物体と接触し得るＩＣのノード、たとえば、ＩＣの入力ピンに結合されたノードにおいて実現される。これらのＥＳＤ保護スキームは、ＩＣの敏感な部分における大きな電位の蓄積を防止することを目的とする。さらに、ＥＳＤ保護スキームは、ＥＳＤ事象中に生じ得る大電流のための代替的な経路を提供し得る。これらの代替的な経路は、敏感な内部回路の周囲への電流を誘導を図り、効果的にＩＣの敏感な部分をバイパスする。

要約
本明細書に開示された実施形態は、集積回路（ＩＣ）装置に関する。本発明の１つの実施形態は、ＩＣ内で実現される回路設計を、静電放電（ＥＳＤ）から保護する方法を含み得る。方法は、第１の装置アレイおよび第２の装置アレイを含む装置アレイ対を、共通の重心を共有するように、ＩＣ上に配置することを含み得る。第１の装置アレイおよび第２の装置アレイは、一致し得る。第１のＥＳＤダイオードアレイおよび第２のＥＳＤダイオードアレイを含むＥＳＤダイオードアレイ対は、装置アレイ対を含む第１の周辺部に隣接して、ＩＣ上に配置され得る。第１のＥＳＤアレイおよび第２のＥＳＤアレイは、共通の重心を共有し、かつ一致し得る。方法は、また、第１のＥＳＤアレイの各ＥＳＤダイオードのカソード端子を第１の装置アレイの入力に結合させること、および、第２のＥＳＤアレイの各ＥＳＤダイオードのカソード端子を第２の装置アレイの入力に結合させることを含み得る。

方法は、ＥＳＤアレイ対の各ＥＳＤダイオードのアノード端子を、第１のＰ型コネクタアレイおよび第２のＰ型コネクタアレイを含むＰ型コネクタアレイ対を介して、ＩＣの接地電位に結合することを含み得る。

１つの局面においては、第１のＰ型コネクタアレイは、第１の周辺部を含むように配置され得る。第２のＰ型コネクタアレイは、第２の周辺部を含むように配置され得る。第２の周辺部は、ＥＳＤダイオードアレイ対を含み得る。

他の局面においては、第１のＰ型コネクタアレイは、第１のＥＳＤダイオードアレイの第１の半分のＥＳＤダイオード、および、第２のＥＳＤダイオードアレイの第１の半分のＥＳＤダイオードを取り囲むように配置され得る。第２のＰ型コネクタアレイは、第１のＥＳＤダイオードアレイの第２の半分のＥＳＤダイオード、および、第２のＥＳＤダイオードアレイの第２の半分のＥＳＤダイオードを取り囲むように配置され得る。

方法は、追加の装置アレイを、第２のＰ型コネクタアレイを含む第３の周辺部に隣接して配置することを含み得る。追加の装置アレイは、共通の重心を共有し得る。

装置アレイ対の各装置は、一致した装置として実現され得る。ＥＳＤダイオードアレイ対の各ＥＳＤダイオードは、一致した装置として実現され得る。ＥＳＤダイオードアレイ対を配置することは、ＥＳＤダイオードアレイ対の各ＥＳＤダイオードアレイをＰウェルダイオードとして実現することを含み得る。各ＰウェルダイオードのアノードはＰ型材料で形成され得、各ＰウェルダイオードのカソードはＮ型材料で形成され得る。

本発明の他の実施形態は、ＩＣ内で実現される回路設計を静電放電から保護するためのシステムを含み得る。システムは、共通の重心を共有するように、ＩＣ上に配置された第１の装置アレイおよび第２の装置アレイを含む装置アレイ対を含み得る。第１の装置アレイおよび第２の装置アレイは、一致している。システムは、装置アレイ対を含む第１の周辺部に隣接してＩＣ上に配置された、第１のＥＳＤダイオードアレイおよび第２のダイオードアレイを含むＥＳＤダイオードアレイ対を含み得る。第１のＥＳＤダイオードアレイおよび第２のＥＳＤダイオードアレイは、共通の重心を共有し、かつ一致し得る。第１のＥＳＤダイオードアレイの各ＥＳＤダイオードのカソード端子は第１の装置アレイの入力に結合され、第２のＥＳＤダイオードアレイの各ＥＳＤダイオードのカソード端子は第２の装置アレイの入力に結合され得る。

システムは、第１のＰ型コネクタアレイおよび第２のＰ型コネクタアレイを含むＰ型コネクタアレイ対を含み得る。Ｐ型コネクタアレイ対は、ＥＳＤダイオードアレイ対の各ＥＳＤダイオードのアノード端子を、ＩＣの接地電位に結合し得る。

１つの局面においては、第１のＰ型コネクタアレイは、第１の周辺部を含み得る。第２のＰ型コネクタアレイは、第２の周辺部を含み得る。第２の周辺部は、ＥＳＤダイオードアレイ対を含み得る。

他の局面においては、第１のＰ型コネクタアレイは、第１のＥＳＤダイオードアレイの第１の半分のＥＳＤダイオード、および、第２のＥＳＤダイオードアレイの第１の半分のＥＳＤダイオードを取り囲み得る。第２のＰ型コネクタアレイは、第１のＥＳＤダイオードアレイの第２の半分のＥＳＤダイオード、および、第２のＥＳＤダイオードアレイの第２の半分のＥＳＤダイオードを取り囲み得る。

システムは、第２のＰ型コネクタアレイを含む第３の周辺部に隣接してＩＣ上に配置される追加の装置アレイを含み得る。追加の装置アレイは、共通の重心を共有し得る。

装置アレイ対の各装置は一致し得る。ＥＳＤダイオードアレイ対の各ＥＳＤダイオードは一致し得る。さらに、ＥＳＤダイオードアレイ対の各ＥＳＤダイオードは、Ｐウェルダイオードであり得る。各ＥＳＤダイオードのアノードはＰ型材料で形成され、各ＥＳＤダイオードのカソードはＮ型材料で形成され得る。

本発明の他の実施形態は、ＩＣ内で実現されるＮ型金属酸化半導体（ＮＭＯＳ）差動増幅器を静電放電から保護するためのシステムを含み得る。システムは、第１のＮＭＯＳ入力装置アレイおよび第２のＮＭＯＳ入力装置アレイを含む、差動増幅器のＮＭＯＳ入力装置アレイ対を含み得る。ＮＭＯＳ入力装置アレイ対は、共通の重心を共有して、ＩＣ上に配置され得る。第１のＮＭＯＳ入力装置アレイおよび第２のＮＭＯＳ入力装置アレイは、一致し得る。ＮＭＯＳ入力装置アレイ対の各ＮＭＯＳ入力装置アレイは、複数のＮＭＯＳ入力装置を含み得、ＮＭＯＳ入力装置アレイ対の各ＮＭＯＳ入力装置は一致している。

システムは、ＮＭＯＳ入力装置アレイ対の外周縁に隣接してＩＣ上に配置された、第１のＥＳＤダイオードアレイおよび第２のダイオードアレイを含むＥＳＤダイオードアレイ対を含み得る。第１のＥＳＤダイオードアレイおよび第２のＥＳＤダイオードアレイは、共通の重心を共有し、かつ一致し得る。ＥＳＤダイオードアレイ対の各ＥＳＤダイオードアレイは、複数のＥＳＤダイオードを含み得る。ＥＳＤダイオードアレイ対の各ＥＳＤダイオードは一致し得る。第１のＥＳＤダイオードアレイの各ＥＳＤダイオードのカソード端子は、第１のＮＭＯＳ入力装置アレイの各ＮＭＯＳ入力装置のゲート端子入力に結合される。第２のＥＳＤダイオードアレイの各ＥＳＤダイオードのカソード端子は、第２のＮＭＯＳ入力装置アレイの各ＮＭＯＳ入力装置のゲート端子入力に結合される。

システムは、第１のＰ型コネクタアレイおよび第２のＰ型コネクタアレイを含むＰ型コネクタアレイ対をさらに含み得る。Ｐ型コネクタアレイ対は、各ＥＳＤダイオードのアノード端子を、ＩＣの接地電位に結合し得る。

１つの局面においては、第１のＰ型コネクタアレイは、第１のＥＳＤダイオードアレイの第１の半分のＥＳＤダイオード、および、第２のＥＳＤダイオードアレイの第１の半分のＥＳＤダイオードを取り囲み得る。第２のＰ型コネクタアレイは、第１のＥＳＤダイオードアレイの第２の半分のＥＳＤダイオード、および、第２のＥＳＤダイオードアレイの第２の半分のＥＳＤダイオードを取り囲み得る。

他の局面においては、第１のＰ型コネクタアレイは、ＮＭＯＳ入力装置アレイ対を含み得る。第２のＰ型コネクタアレイは、ＥＳＤダイオードアレイ対を含み得る。

システムは、ＥＳＤダイオードアレイ対を含む周辺部に隣接して配置される、ＮＭＯＳ電流源装置アレイを含み得る。ＮＭＯＳ電流源装置アレイは、共通の重心を共有し得る。ＮＭＯＳ電流源装置アレイの各ＮＭＯＳ電流源装置は、一致し得る。ＮＭＯＳ電流源装置アレイの各ＮＭＯＳ電流源装置のドレイン端子は、ＮＭＯＳ入力装置アレイ対の各ＮＭＯＳ入力装置アレイのソース端子とともに、ＮＭＯＳ電流源装置アレイの他の各ＮＭＯＳ電流源装置のドレイン端子に結合され得る。

ＥＳＤダイオードアレイ対の各ＥＳＤダイオードは、Ｐウェルダイオードであり得る。各ＥＳＤダイオードのアノードはＰ型材料で形成され、各ＥＳＤダイオードのカソードはＮ型材料で形成され得る。

本発明の１つの実施形態に従う、集積回路（ＩＣ）の静電放電（ＥＳＤ）保護のためのレイアウトを示す第１のブロック図である。 本発明の他の実施形態に従う、ＥＳＤ保護を有する差動増幅器回路を示す回路図である。 本発明の他の実施形態に従う、差動増幅器のレイアウトを示す第２のブロック図である。 本発明の他の実施形態に従う、Ｐ型コネクタアレイのためのレイアウトを示す第３のブロック図である。 本発明の他の実施形態に従う、ＩＣ内の差動増幅器への一致した入力にＥＳＤ保護を提供する方法を示すフローチャートである。

詳細な説明
明細書は、新規とみなされる本発明の特徴を定義する特許請求の範囲を結論付けるが、図面に連結した説明の考慮から、本発明がより理解されると信じられる。必要に応じて、本発明の詳細な実施形態が本明細書で開示されるが、開示された実施形態は本発明の例示に過ぎず、さまざまな形態において具現化され得ることが理解されるべきである。したがって、本明細書で開示される具体的な構造および基本的な詳細は、限定と解釈されるべきではなく、特許請求の範囲のための基礎として、および当業者が、事実上どのような適当な詳細構成においても、本発明の配置を多様に採用し得る教示のための代表的な基礎として解釈されるべきである。さらに、明細書中で使用される語句および表現は、限定することを意図したものでなく、本発明のわかりやすい説明を提供することを意図したものである。

本明細書に開示された実施形態は、集積回路（ＩＣ）のための静電放電（ＥＳＤ）保護に関する。より特定的には、実施形態は、共通の重心パターンに依拠する、ＩＣのためのＥＳＤ保護についての改善されたレイアウトを提供する。ここで開示される発明の配置に従えば、ＩＣの入力ノードに結合される各々は、「入力装置」と称され、共通の重心パターンで配置され得る。入力装置は、ＥＳＤ事象に対して脆弱であり得るので、ＥＳＤダイオードが、入力装置の入力ノードに結合されて、入力装置に対するＥＳＤ保護を提供する。

入力装置の共通の重心パターンの改善された一致特性（matching characteristics）を保護するために、入力装置を含む周辺部が決定され得る。ＥＳＤダイオードは、入力装置およびＥＳＤダイオードの両方について、共通の重心位置を保つ態様で、周辺部に隣接して配置され得る。この配置は、入力装置についての改善された一致特性のような、いくつかの利点を提供する。ＥＳＤダイオードも、保護される入力装置に近接して配置され、それによって、ＥＳＤ保護が改善される。改善されたＥＳＤ保護により、ＥＳＤダイオードの大きさが低減され得る。低減されたＥＳＤダイオードの大きさの結果として、入力ノードにおいて見られるインピーダンスが低減され、それによって、反射減衰量およびＩＣの高周波数特性が改善される。

本明細書で開示される実施形態は、カスタムＩＣ、特定用途向け集積回路（application specific integrated circuit：ＡＳＩＣ）、混合信号（mixed signal）ＩＣ、またはプログラマブルＩＣなどの、様々な異なるタイプのＩＣにおいて実現され得る。プログラマブルＩＣは、特定の論理機能を実行するようにプログラムされ得るタイプのＩＣである。

プログラマブルＩＣの例は、電界プログラマブルゲートアレイ（Field Programmable Gate Array：ＦＰＧＡ）、複素プログラマブル論理装置（Complex Programmable Logic Device：ＣＰＬＤ）、プログラマブル論理アレイ（Programmable Logic Array：ＰＬＡ）、および、プログラマブルアレイ論理（Programmable Array Logic：ＰＡＬ）装置を含み得る。これらの装置においては、装置の機能は、その目的のために装置に提供されるデータビットによって制御され得る。データビットは、揮発性メモリ（たとえば、ＦＰＧＡやいくつかのＣＰＬＤにおけるような、スタティックメモリ）、不揮発性メモリ（たとえば、いくつかのＣＰＬＤにおけるような、フラッシュメモリ）、または他のタイプのメモリセルに記憶され得る。

プログラマブルＩＣの他の例は、装置上の様々な素子をプログラム可能に相互接続する
金属層のような処理層を適用することによってプログラムされるものを含み得る。これらのプログラマブルＩＣは、マスクプログラマブル装置として知られている。プログラマブルＩＣは、たとえばヒューズまたはアンチヒューズ技術を用いて、他の手法でも実現され得る。本明細書において用いられる「プログラマブルＩＣ」の語句は、限定はされないが、これらの装置を含み得るとともに、部分的にのみプログラム可能な装置を含んでもよい。たとえば、プログラマブルＩＣの１つのタイプは、ハードコードされたトランジスタ論理と、ハードコードされたトランジスタ論理にプログラム可能に相互接続するプログラマブル切換え構造との組み合わせを含み得る。

図１は、本発明の１つの実施形態に従う、ＩＣのＥＳＤ保護のためのレイアウト１００を示す第１のブロック図である。図示されるように、図１は、共通の重心パターンで配置された複数の装置を有する回路設計を示す。レイアウト１００は、共通の重心レイアウトパターンによって提供される改善された装置一致特性も維持しながら、入力装置のための改善されたＥＳＤ保護を提供し得る。本明細書で用いられるように、「レイアウト」または「ＩＣレイアウト」は、金属層、酸化領域、拡散領域、またはＩＣの装置を作り上げる他の層をパターン化する設計マスクに対応する平面幾何学形態に関してＩＣを表すものを称する。レイアウト１００は、入力装置アレイ１０４と、入力装置アレイ１０８と、ＥＳＤダイオード１１０と、Ｐ型材料１２５とを含み得る。

入力装置アレイ１０４および１０８は、複数のトランジスタ、複数の抵抗、複数のキャパシタ、または、ＩＣ上に実現されＩＣの入力ノードにおいて用いられるときにあるレベルの装置マッチングを必要とし得る複数の他の装置として実現され得る。「一致した装置（matched device）」または「一致する装置（matching device）」は、本明細書において用いられるときは、一致した装置が利用される回路設計の対称性および性能を維持するために、各々の装置タイプ、値、相対位置、および大きさが等しくまたはほぼ等しく設計された、２つまたはより多くの装置を称する。たとえば、一致した装置のタイプ、値、および大きさは、ＩＣ製造プロセスの許容範囲に対して変化し得る。一致した装置の相対位置は、共通の重心に関して、以下により詳細に説明される。

多くの電子回路の性能は、回路設計の対称性に依存するので、回路設計における同様の要素が、大きさ、値、および性能において一致していることが重要であり得る。ＩＣ製造プロセスは理想的ではないので、要素の大きさ、値、および機能の変化が予測されるべきである。この理由のために、装置の不一致の源を克服するために、多くの戦略が用いられ得る。

共通の重心レイアウトパターンは、装置における不一致を防止するために用いられ得る。共通の重心レイアウトにおいては、２つの一致する装置の各々は、たとえば、入力装置アレイ１０４および１０８のように、少なくとも２つの装置のアレイとして実現され得る。入力装置アレイ１０４および１０８で形成される装置アレイ対において、各装置は一致している。装置アレイの対における装置は、各入力装置アレイのＸ軸に沿った対称軸およびＹ軸に沿った対称軸が、共通の点または重心において交差するように、混ざり合わされ得る。

本明細書において用いられるように、装置アレイについての「対称軸」は、装置アレイのアクティブ表面領域を、対称軸の両側にある等しい半分に分離する分割線を表わす。本明細書で用いられる「重心」の語句、たとえば、図１の共通の重心１３０は、装置アレイのＸ対称軸、たとえばＸ対称軸１３５、およびＹ対称軸、たとえばＹ対称軸１４０の交点を称する。座標平面におけるＸおよびＹの両対称軸が２つの異なる装置アレイによって共有される場合、ＸおよびＹ対称軸の交点は２つのアレイ間で共有される。ＸおよびＹ対称軸の交点が、２つのアレイ間で共通の場合、アレイは共通の重心を共有すると称される。

図１を参照して、入力装置アレイ１０４は、装置Ａ１およびＡ２を含み、入力装置アレイ１０８は、装置Ｂ１およびＢ２を含む。入力装置アレイ１０４および１０８は、一緒になって、「装置アレイ対」と称される。装置Ａ１，Ａ２，Ｂ１，Ｂ２は、たとえば、同じ装置サイズおよび値の一致した装置である。入力装置アレイ１０４および入力装置アレイ１０８は、ＩＣ上に、装置Ａ１，Ａ２，Ｂ１，Ｂ２が、各列が２つの装置を含む２つの水平列に沿って配置されるように構成され得る。装置は、装置Ａ１およびＢ１が第１の列に連続的に配置され、装置Ｂ２およびＡ２が第２の列に連続的に配置されるように、交じり合わされる。一致した装置Ａ１，Ａ２，Ｂ１，Ｂ２の各々が、他の各装置から等距離にあり、かつ入力装置アレイ１０４および１０８の各々における装置が、対角線上に配置されることによって、入力装置アレイ１０４および１０８の両方の重心は、共通の重心１３０となる。このアプローチを用いて、様々な大きさの装置アレイが、共通の重心を共有する装置アレイとして実現され得る。したがって、装置製造プロセスの変動および局部的な温度変動からもたらされる装置の不一致効果が低減され得る。

入力装置アレイ１０４の装置Ａ１およびＡ２の各々は、たとえば、１つのノードとして一緒に結合された同様の装置端子によって、並列に結合され得る。入力装置アレイ１０８の装置Ｂ１およびＢ２の各々は、１つのノードとして一緒に結合された同様の装置端子によって、並列に結合され得る。このように結合された場合、入力装置アレイ１０４および１０８の各々は、単一の入力装置として機能し得る。この明細書を通して、端子、信号線、配線、ノードおよびそれらの対応する信号を称するために、同じ参照符号が用いられる。この点に関して、「信号」、「配線」、「コネクタ」、「端子」、「ノード」、および「ピン」は、本明細書において、時折、相互変換可能に使用され得る。

第１の周辺部１１５は、入力装置アレイ１０４および１０８を含む境界を表わし得る。周辺部１１５は、入力装置アレイ１０４および１０８の外周縁、ならびに入力装置アレイ１０４および１０８を構築するために用いられる特定の製造プロセスの装置空間規則によって形成される境界を表わし得る。装置空間規則は、入力装置アレイ１０４および１０８の外周縁を超えて周辺部１１５に伸延し得る。たとえば、ＩＣ製造プロセスは、入力装置アレイ１０４および１０８を実現するために用いられる特定の装置タイプの外周縁と、他の装置との間に、１０μ（ミクロン）の空間を必要とし得る。この場合には、周辺部１１５の位置は、装置空間規則によって必要とされる１０μ排他領域を含むように、入力装置アレイ１０４および１０８の外周縁を超えて伸延され得る。

ＥＳＤダイオード１１０は、レイアウト１００が用いられるＩＣを製造するために使用される製造プロセスに依存して、様々な異なるダイオード装置で実現され得る。たとえば、ＥＳＤダイオード１１０は、カソード用のＮ型材料およびアノード用のＰ型材料を有し得る。ＥＳＤダイオード１１０は、特定のＥＳＤ事象の間に予測される予め定められた電流量を迂回させるように設計され、および／またはそのような大きさにされる。ＥＳＤダイオード１１０の各々は、同じ装置タイプ、大きさおよび値であり、たとえば、一致するＥＳＤダイオードであり得る。ＥＳＤダイオード１１０は、第１のアレイおよび第２のアレイに分割され得、各アレイは１つまたはより多くのＥＳＤダイオード対で形成される。第１のＥＳＤダイオードアレイは、入力装置アレイ１０４内の装置の各入力に結合され得る。第２のＥＳＤダイオードアレイは、入力装置アレイ１０８内の装置の各入力に結合され得る。

ＥＳＤダイオード１１０は、周辺部１１５に隣接して、レイアウト１００の共通の重心パターンを維持する態様で配置され得る。ＥＳＤダイオード１１０は、ＥＳＤダイオードの２つのアレイを含み得るので、アレイは、各アレイの重心が共通の重心１３０、すなわち入力装置アレイ１０４および１０８の各々と同じ重心に位置されるように配置され得る。ＥＳＤダイオード１１０の各ＥＳＤダイオードアレイと、入力装置アレイ１０４および１０８の各々とに共通の重心１３０を共有させることは、入力装置アレイ１０４および１０８に対するＥＳＤ保護を同時に提供しながら、入力装置アレイ１０４および１０８の一致特性が維持されることを保障するのに役立つ。

他の局面においては、ＥＳＤダイオード１１０は、入力装置アレイ１０４および１０８に隣接して配置され得る。典型的には、ＥＳＤダイオードはＩＣの入力パッドの近傍、または入力装置アレイ１０４および１０８と一緒に配置されない他の利用可能なスペースに配置され得る。ＥＳＤダイオードを保護される各入力装置へ結合するために、金属が配線される。金属配線は、ＥＳＤ事象の間、金属を流れる電流の経路に対する抵抗を与える。したがって、ＥＳＤダイオードを入力装置に結合する金属配線経路の抵抗に流れる電流の結果として、ＥＳＤダイオードと入力装置間の電圧偏差が予測され得る。公知のように、電圧低下は、金属配線の抵抗と流れる電流量との関数である。そのため、ＥＳＤダイオードと保護されるノードとの間の距離が大きいほど、２つのノード間の電圧降下は大きくなる。金属配線経路にわたる電圧降下は、ＥＳＤにおける電圧が入力装置における電圧とは異なる結果をもたらす。ＥＳＤダイオードおよび入力装置において見られる異なる電圧は、入力装置をＥＳＤ事象から保護するための十分な電圧レベルにおいて、ＥＳＤダイオードを誤ってターンオンさせることをもたらし得る。

ＥＳＤダイオード１１０を入力装置アレイ１０４および１０８の近傍に配置することで、ＥＳＤダイオードのＥＳＤ性能を改善させることができ、それによって、ＥＳＤダイオード１１０の大きさを低減することを可能にする。ＥＳＤダイオード１１０の大きさの低減は、ＥＳＤダイオード１１０に関連するキャパシタンスを低減し得る。したがって、ＥＳＤダイオードを入力装置アレイ１０４および１０８の近傍、たとえば予め定められた距離内に配置することで、ＥＳＤダイオード１１０と入力装置アレイ１０４および１０８とが一緒に結合され得る入力ノードにおいて見られるインピーダンスを低減し得る。他の実施形態においては、ＥＳＤダイオード１１０は、保護される入力装置にＥＳＤダイオードを結合する配線ルートが、予め定められた最小抵抗より小さい抵抗を有するような位置に配置され得る。

第２の周辺部１２０は、入力装置アレイ１０４および１０８と、ＥＳＤダイオード１１０とを含む境界を表わし得る。レイアウト１１０に必要とされる追加の装置および／または装置アレイが、周辺部１２０に隣接して配置され得る。さらに、追加の装置および／または装置アレイは、追加の装置の重心が共通の重心１３０と同じになるように配置され得る。このように、レイアウト１００の対称性および一致特性を維持することができる。

図２は、本発明の他の実施形態に従う、ＥＳＤ保護を伴う差動増幅器２００を示す回路図である。回路２００は、図１を参照して説明されるレイアウトに従って配置された一致した入力装置を有する回路の例を示す。より特定的には、回路２００は、Ｎ型金属酸化膜半導体（ＮＭＯＳ）入力装置を用いる差動増幅器の実施形態を示す。

例示の目的のために、回路２００は、差動増幅器、たとえば、高速受信器とともに示される。しかしながら、図２においてはＮＭＯＳ入力装置で実現されているけれども、図１を参照して説明されるＥＳＤ保護は、共通の重心レイアウトを用いるどのような一致した装置でも実現され得ることに注意すべきである。すなわち、回路２００におけるＮＭＯＳ入力装置の使用は、本明細書に開示された実施形態を限定することを意図したものではない。

回路２００は、図２に示されるように、ともに結合された、入力装置２０５と、入力装置２１０と、電流装置２１５と、ＥＳＤダイオード２２０と、ＥＳＤダイオード２２５と、増幅器負荷２３０と、Ｒｘ（受信器）入力パッド２３５と、Ｒｘ入力パッド２４０とを含み得る。公知のように、ＮＭＯＳ差動増幅器の構造は対称的である。これは、回路２００内の、たとえば入力装置２０５および２１０のような、対称的な装置の正確な一致を必要とする。対称的な装置の正確な一致は、増幅器性能を改善し得るとともに、差動増幅器のプロセス実行にわたって、再生可能な増幅器性能を提供し得る。

一致の要件は、特に、回路２００の入力装置２０５および２１０について重大であり得る。入力装置２０５および２１０に関する不一致は、コモンモードのゲインリジェクションの悪化、およびノード２６５および２７０に対応する増幅器出力におけるＤＣオフセットをもたらし得る。一致を改善するために、入力装置２０５および２１０は、共通の重心レイアウトを用いて配置され得る。各ＮＭＯＳ差動増幅器入力装置２０５および２１０は、各入力ＮＭＯＳ装置アレイが共通の重心を共有するように配置されるようなＮＭＯＳ装置のアレイとして実現され得る。

入力装置２０５の入力は、Ｒｘ入力パッド２３５に結合され、そこから信号を受信し得る。入力装置２１０の入力は、Ｒｘ入力パッド２４０に結合され、そこから信号を受信し得る。Ｒｘ入力パッド２３５および２４０は、ＩＣパッケージの外部表面から外側に伸延し得るパッケージピンに結合され得る。すなわち、入力装置２０５および２１０は、外部のＥＳＤ事象にさらされ得る。入力装置２０５は、機能的に差動増幅器の１つの入力装置を表わし、入力装置２１０は、機能的に差動増幅器の相補的な入力装置を表わす。

入力装置２０５および２１０の各々は、それぞれ、アレイ２４５および２５０として示されるより小さな一致した装置のアレイとして実現され得る。アレイ２４５および２５０は、一緒になって、装置アレイ対としてみなされ得る。たとえばアレイ２４５のような特定のアレイにおける各装置は、ともに並列に結合され、それによって、たとえば、入力装置２０５のような、単一のより大きい装置として機能する。本明細書において説明されるように、アレイ２４５および２５０は、ＩＣ基板上に、アレイ２４５および２５０が共通の重心を共有するように配置され得る。

電流装置２１５は、入力装置２０５および２１０へバイアス電流を供給する。バイアス電流レベルは、バイアス電圧信号２６０の電圧レベルによって設定される。バイアス電流は、入力装置２０５と入力装置２１０との間にバイアス電流を交互に流すことによって、増幅器負荷２３０を駆動するように用いられ得る。入力装置２０５および２１０を流れる電流は、Ｒｘ入力パッド２３５および２４０に印加される差動電圧の変化に応答して変化する。

差動増幅器における一致を最大化するために、たとえばアレイ２５５のような電流装置のアレイが、電流装置２１５のために実現され得る。回路２００において、ＥＳＤダイオード２２０および２２５は、回路２００のためのレイアウトにおいて、電流源２１５と入力装置２０５および２１０との間に配置され得る。ＥＳＤダイオード２２０および２２５の各々は、アレイとして実現され得る。全体として、ＥＳＤダイオード２２０および２２５は、「ＥＳＤダイオードアレイ対」と称され得る。ＥＳＤダイオード２２０は入力装置２０５のゲート端子に結合され、ＥＳＤダイオード２２５は入力装置２１０のゲート端子に接続され得る。

当業者に理解されるように、ＮＭＯＳ装置のゲート端子は、過剰な電位にさらされたときに破壊され得る薄い絶縁層によって、ＮＭＯＳ装置チャネルから分離される。ＥＳＤ事象は、２つの物体間の大きな電位差からもたらされるので、ＮＭＯＳ装置のゲート端子は、特に、ＥＳＤ事象に対して脆弱である。

入力装置２０５および２１０は、ＮＭＯＳ装置として内蔵されると、ＥＳＤダイオード２２０および２２５は、それぞれ、入力装置２０５および２１０のゲート端子へＥＳＤ保護を提供し得る。ＥＳＤ事象の間、Ｒｘ入力パッド２３５に印加される、ＥＳＤダイオード２２０の逆方向絶縁破壊電圧を超える電圧に応答して、ＥＳＤダイオード２２０はターンオンし得る。同様に、Ｒｘ入力パッド２４０に印加される、ＥＳＤダイオード２２５の逆方向絶縁破壊電圧を超える電圧に応答して、ＥＳＤダイオード２２５はターンオンし得る。ＥＳＤダイオード２２０および／またはＥＳＤダイオード２２５がターンオンすると、入力装置２０５および／または入力装置２１０の、たとえば、ＮＭＯＳ装置のゲート端子のような入力から離れて流れる電流のための経路が提供され得る。適切に設計されている場合には、ＥＳＤダイオード２２０および２２５は、入力装置２０５および２１０の入力における電荷の蓄積を防止することができる。ＮＭＯＳ装置のゲート端子における十分な電荷蓄積は、ゲート端子にダメージを与え得る電位を生成し得る。

従来のＥＳＤ保護スキームにおいては、各ＥＳＤダイオードは、ＩＣの外周縁における関連するＲｘパッドの近傍にまたは隣接して配置され、かつそれに結合される。これは、ＥＳＤダイオードは、それが保護する入力装置から実質的に離れて配置され得ることを意味する。そして、各ＥＳＤダイオードは、関連する入力装置に金属線で結合される。金属線に内在する抵抗は、ＥＳＤ電流が金属線を通って移動するときに、金属線に沿って変化する。ＥＳＤ事象は、大きな瞬時電流を含み得るので、各入力装置と入力装置に結合された関連するＥＳＤダイオードとの間の金属線における大きな抵抗は、ＥＳＤ事象の間、入力装置とＥＳＤダイオードとの間に大きな電圧差をもたらし得る。

たとえば、ＥＳＤダイオード２２０は、金属配線または経路を介して、入力装置２０５へ結合され得る。金属配線は、１０Ωの抵抗を含み得る。ＥＳＤ事象が、１０アンペアのピーク瞬時電流で生じ得る。ピーク電流の間、金属配線に沿った電圧降下は１００ボルトであり得る。金属線に沿った１００ボルトの変化は、ＥＳＤダイオード２２０における電圧と入力装置２０５における電圧との間に、１００Ｖの差を生成し得る。入力装置２０５を保護することが意図されたＥＳＤダイオード２２０における電圧が、入力装置２０５のゲートよりも大きく異なった電位であるので、この電圧差はＥＳＤ保護の悪化をもたらし得る。

回路２００において、ＥＳＤダイオード２２０および２２５は、入力装置２０５および２１０に隣接して、または予め定められた距離内で配置され得る。このレイアウトは、ＥＳＤダイオード２２０を入力装置２０５へ結合する金属配線、およびＥＳＤダイオード２２５を入力装置２１０へ結合する金属配線のインピーダンスを最小化する。関連する入力装置２０５および２１０に隣接するＥＳＤダイオード２２０および２２５の配置は、ＥＤＳ性能を改善し、ＥＳＤダイオード２２０および２２５の大きさの低減を可能とする。入力装置２０５および２１０に隣接させることに加えて、ＥＳＤダイオード２２０および２２５の各々は、一致したＥＳＤダイオードのアレイとして実現され得る。ＥＳＤダイオード２２０および２２５の各々は、入力装置２０５および２１０と共通の重心を有するように配置され得る。回路２００内の装置の各アレイに共通の重心は、回路２００内のより大きな対称性および一致をもたらす。ＥＳＤダイオードをＩＣの入力ピンに配置する従来のＥＳＤ保護スキームは、ＥＳＤダイオードが入力装置の共通の重心を共有するように配置されないので、共通重心設計の入力対称性は妨害され得る。

図３は、本発明の他の実施形態に従う回路（たとえば、差動増幅器）のレイアウト３００を示す第２のブロック図である。レイアウト３００は、回路についての共通の重心パターンを維持しながら、差動増幅器の入力ＮＭＯＳ装置へ改善されたＥＳＤ保護を提供する、ＥＳＤ保護へのアプローチを示す。レイアウト３００は、入力装置３０５と、入力装置３１０と、入力装置３１５と、入力装置３２０とを含み得る。レイアウト３００は、ＥＳＤダイオード３２５と、ＥＳＤダイオード３３０と、ＥＳＤダイオード３３５と、ＥＳＤダイオード３４０とをさらに含み得る。それに加えて、レイアウト３００は、Ｐ型コネクタ３４５と、Ｐ型コネクタ３５０と、電流装置３５５，３６０，３６５，３７０とを含み得る。電流装置３５５〜３７０の各々は、ＮＭＯＳトランジスタとして実現され得る。

入力装置３０５〜３２０は、共通の重心パターンで配置されたＮＭＯＳトランジスタであり得る。入力装置３０５〜３２０は、たとえば、同じ装置サイズ、タイプおよび値の一致した装置であり、たとえば差動増幅器の入力装置として機能する。入力装置３０５および３１０は、金属経路３８０によって並列に結合され得る。金属経路３８０は、入力装置３０５および３１０を、レイアウト３００が含まれるＩＣへの入力パッドであり得る、Ｒｘ負側パッド３８２へ結合し得る。入力装置３１５および３２０は、金属経路３８４によって並列に結合され得る。金属経路３８４は、入力装置３１５および３２０を、ＩＣの他の入力パッドであり得るＲｘ正側パッド３８６へ結合し得る。

入力装置３０５および３１０は、差動増幅器への一方の入力として機能する第１の装置アレイを形成する。入力装置３１５および３２０は、差動増幅器への相補的な入力として機能する第２の装置アレイを形成する。入力装置３０５および３１０のアレイ、ならびに入力装置３１５および３２０のアレイは、２×２のマトリックスを形成し、それは、たとえば、互いに対角線上であるような、マトリックスの反対の角に配置される各アレイの装置の対を有する。２つのアレイの装置の各対は、直角に交わる対角線に沿って位置決めされ得る。こにのような配置において、両方のアレイは同じ重心、たとえば共通の重心３８８を共有する。

金属経路３８０を通して、ＥＳＤダイオード３２５および３３０のカソードは、並列に結合され得る。さらに、ＥＳＤダイオード３２５および３３０のカソードは、入力装置０５および３１０のゲート３７２および３７４へ、それぞれ結合され得る。すなわち、ＥＳＤダイオード３２５および３３０は、Ｒｘ負側パッドに結合され得る４つのＥＳＤダイオードのアレイを形成する。同様に、ＥＳＤダイオード３３５および３４０のカソードは、金属経路３８４を介して、入力装置３１５および３２０のゲート３７６および３７８に並列に結合され得る。すなわち、ＥＳＤダイオード３３５および３４０は、Ｒｘ正側パッド３８６の入力にともに結合され得る、４つのＥＳＤダイオードのアレイを形成する。たとえばＥＳＤダイオード３２５および３３０ならびにＥＳＤダイオード３３５および３４０のような、ＥＳＤダイオードの各アレイは、各々のアレイが、共通の重心３８８において重心を有するように配置され得る。

ＥＳＤダイオード３２５〜３４０は、ＥＳＤダイオード３２５〜３４０の各々が関連する入力装置３０５〜３２０の各々のゲートに近接して配置され得る。たとえば、ＥＳＤダイオード３２５は入力装置３０５のゲート３７２に隣接して配置され、それによって金属経路３８０を最小化するとともに入力装置３０５へ提供されるＥＳＤ保護を最大化し得る。ＥＳＤダイオード３３５は、ゲート３７６に隣接して配置され得る。ＥＳＤダイオード３３０は、ゲート３７４に隣接して配置され得る。ＥＳＤダイオード３４０は、ゲート３７８に隣接して配置され得る。

第１の周辺部３９０は、入力装置３０５〜３２０を含み得る。レイアウト３００において、周辺部３９０は、入力装置３０５〜３２０の物理的な大きさを超えて伸延し得る。前述のように、周辺部３９０は、最小でも入力装置３０５〜３２０の物理的境界まで伸延し得るが、レイアウト設計規則および回路性能要件のような問題は、周辺部３９０の最終位置に影響を与え得る。

たとえば、レイアウト３００においては、ＥＳＤダイオード３２５は周辺部３９０に隣接して配置され得る。ＥＳＤダイオード３２５とＰ型コネクタ３４５との間には空間が存在する。さらに、Ｐ型コネクタ３４５と入力装置３０５との間には空間が存在する。Ｐ型コネクタ３４５とＥＳＤダイオード３２５との間、およびＰ型コネクタ３４５と入力装置３０５との間の空間は、これらの装置の再生可能な製造を保証するプロセス設計規則を満たすように、典型的に含まれている。さらに、ＥＳＤダイオード３２５のアノードは、Ｐ型材料３９４で構成され得るので、Ｐ型コネクタ３４５は、ＥＳＤダイオード３２５を取り囲み、ＥＳＤダイオード３２５を通るＥＳＤ電流のための低インピーダンス経路を保証する。したがって、周辺部３９０は、入力装置３０５〜３２０と、入力装置３０５，３２０およびＥＳＤダイオード３２５，３４０の間を通る両方のＰ型コネクタ３４５のセグメントまたはチャネルと、入力装置３１５，３１０およびＥＳＤダイオード３３５，３３０の間を通る両方のＰ型コネクタ３５０のセグメントまたはチャネルと、ＩＣ内のレイアウト３００を生成するために用いられるＩＣ製造プロセスの設計規則によって要求される追加の空間とを含む。

ＥＳＤダイオード３２５〜３４０は、アノードとしてのＰ型材料３９４およびカソードとしてのＮ型材料で実現され得る。Ｐ型材料３９４は、その中にＩＣが構築され得る、Ｐ型ＩＣ基板またはＰ型ウェルを表わし得る。Ｐ型コネクタ３４５および３５０は、金属経路３９２を、ＥＳＤダイオード３２５〜３４０のアノードのＰ型材料３９４に結合し得る。ＥＳＤ事象の間、ＥＳＤ電流は、ＥＳＤダイオード３２５〜３４０を通り、Ｐ型コネクタ３４５および３５０を介して、金属経路３９２に沿ってＶＳＳ供給３９６へと流れ得る。典型的には、ＶＳＳ供給３９６は、レイアウト３００に含まれるＩＣの接地電位を提供する電圧源であり得る。

Ｐ型コネクタ３４５および３５０の数および大きさ、ならびに、ＥＳＤダイオード３２５〜３４０の大きさおよび数は、使用される特定のプロセスの設計規則および保護される入力のためのＥＳＤ設計要件によって決定され得る。たとえば、５００ボルト（５００Ｖ）充電装置モデル（charged device model：ＣＤＭ）ＥＳＤ事象からの保護を提供するように設計された回路は、２００ボルト（２００Ｖ）ＣＤＭ ＥＳＤ事象からの保護を提供するために必要であり得るものより、Ｐ型コネクタ３４５および３５０ならびにＥＳＤダイオード３２５〜３４０についてのより多くのトータル領域を必要とする。

典型的には、Ｐ型コネクタ３４５および３５０は、ＥＳＤダイオード３２５および３４０の周辺部、ならびにＥＳＤダイオード３３５および３３０の周辺部に隣接して、対称的に分配される。しかしながら、Ｐ型コネクタ３４５および３５０の大きさおよび形状は変化し得る。レイアウト３００に示されたＰ型コネクタ３４５および３５０の大きさおよび形状は、例示の目的のためだけに提供され、すなわち、本発明の実施形態を限定することを意図したものではない。

第２の周辺部３９８は、入力装置３０５〜３２０と、ＥＳＤダイオード３２５〜３４０と、Ｐ型コネクタ３４５および３５０と、ＩＣ内のレイアウト３００を実現するために用いられるＩＣ製造プロセスの設計規則によって要求される追加的な装置空間とを含む周辺部を表わし得る。電流装置３５５〜３７０は、周辺部３９８に隣接して配置され得る。電流装置３５５〜３７０の端子は、並列に結合されて、単一の電流装置として機能する４つの装置のアレイを形成する。電流装置３５５〜３７０のアレイは、レイアウト３００に配置されるように、共通の重心３８８に重心を有し得る。レイアウト３００には示されていないが、電流装置３５５〜３７０のドレイン端子は、入力装置３０５〜３２０のソース端子に結合され得る。このような配置においては、電流装置３５５〜３７０は、入力装置３０５〜３２０へバイアス電流を供給する。

レイアウト３００に示される装置の数は、例示の目的のためだけであり、本明細書において開示される実施形態を限定することを意図したものではない。レイアウト３００は、共通の重心を共有する各アレイを有する、さまざまな大きさのアレイで実現され得る。レイアウト３００は、差動増幅器回路以外の回路のためにも用いられ得る。

図４は、本発明の他の実施形態に従う、Ｐ型コネクタアレイのためのレイアウト４００を示す第３のブロック図である。レイアウト４００は、共通の重心パターンの装置アレイを用いて実現される回路設計におけるＰ型コネクタの配置のアプローチを提示する。レイアウト４００は、レイアウト４００において実現される入力装置アレイ対の共通の重心パターンを維持しながら、ＥＳＤ保護を提供する回路設計においてのＰ型コネクタの配置のアプローチを図示する。レイアウト４００は、入力装置アレイ４０５と、ＥＳＤダイオードアレイ４１０と、Ｐ型コネクタリング（Ｐ型リング）４１５と、Ｐ型コネクタリング（Ｐ型リング）４２０と、追加的な装置アレイ４２５とを含み得る。

レイアウト４００においては、入力装置アレイ４０５は、各装置アレイが共通の重心４３０を共有する装置アレイ対で形成され得る。ＥＳＤダイオードアレイ４１０は、各ＥＳＤダイオードアレイが共通の重心４３０を共有するＥＳＤダイオードアレイ対で形成され得る。ＥＳＤダイオードアレイ４１０は、たとえば、Ｐ型リング４１５のような、Ｐ型コネクタの同心のリングによって、入力装置アレイ４０５の内縁から分離され得る。本明細書において述べたように、Ｐ型コネクタは、各ＥＳＤダイオードのアノードのＰ型材料をＩＣの接地電位に結合される金属線に接触させる。すなわち、Ｐ型リング４１５の大きさおよび厚さは、ＥＳＤ事象の間の、ＥＳＤダイオードアレイ４１０の電流搬送容量を決定し得る。したがって、Ｐ型リング４１５は、レイアウト４００で実現される回路設計のために必要とされるＥＳＤ保護のレベルによって変化し得る。

Ｐ型リング４１５と同様に、Ｐ型リング４２０は、Ｐ型コネクタの同心リングで、ＥＳＤダイオードアレイ４１０の外周縁を取り囲み得る。Ｐ型リング４２０は、Ｐ型リング４１５と同じ機能を発揮し得るとともに、同じ構造を有し得る。

Ｐ型リング４１５および４２０の物理パラメータは、特定の回路設計の要件によって変化し得るので、「近隣の」または他の物体に「近接する」物体を称する場合、２つの物体は、Ｐ型コネクタのようなコネクタを除いて、いかなる介在装置なく、他方に直接隣接しているとみなされ得る。２つの物体は隣接するが、依然として不使用の回路領域によって分離され、確立された設計規則に適合し得る。たとえば、レイアウト４００においては、ＥＳＤダイオードアレイ４１０は、Ｐ型リング４１５によって分離されているにもかかわらず、入力装置４０５に隣接していると称され得る。

図５は、本発明の他の実施形態に従う、ＩＣ内に実現された回路設計を、ＥＳＤから保護する方法５００を図示する第１のフローチャートである。より特定的には、方法５００は、入力装置をＥＳＤ事象から保護するための技術を示す。

したがって、ステップ５０５にて、一致した装置アレイ対は、共通の重心を共有するようにＩＣ内に配置され得る。装置アレイ対は、第１の装置アレイと第２の装置アレイとを含み得る。装置アレイ対の装置は一致しており、かつ、装置アレイ対の各装置アレイが共通の重心を共有するように配置され得る。

他の実施形態においては、装置アレイ対は、互いに入り込んだ（interdigitated）ＮＭＯＳ装置の対の中に実現され得る。本分野において知られているように、ＮＭＯＳ装置は、単一のドレイン、単一のソース、および単一のゲートを有する装置として、通常は実現される。ＮＭＯＳ装置が大きくなるにつれて、ＮＭＯＳ装置のこの実現は、ＩＣレイアウト内に配置することが事実上不可能となり得る広いＮＭＯＳ装置をもたらし得る。この理由のために、ＮＭＯＳ装置は、しばしば、複数の並列ゲート、ならびに、ドレインおよびソースの交互接続によって実現され得る。複数ゲートＮＭＯＳ装置は、同じ長さおよび幅の寸法を有する大きなＮＭＯＳ装置の創出を可能にする。

通常は、「フィンガー（finger）」の語句は、特定のＮＭＯＳ装置に含まれるゲートを称するものである。互いに入り込んだＮＭＯＳ装置においては、ＮＭＯＳ装置の交互フィンガーは、ともに結合されて、単一のＮＭＯＳレイアウト構造内の２つの分離したＮＭＯＳ装置として機能する。２つの入力は、互いに入り込んだＮＭＯＳ装置の交互ゲート端子に結合され、互いに入り込んだＮＭＯＳ装置のソース端子は共有され、互いに入り込んだＮＭＯＳ装置の交互ドレイン端子は、ＩＣの２つの異なるノードに結合される。このようにして、単一のＮＭＯＳ構造は、２つのＮＭＯＳ装置として機能し得る。２つのこのような互いに入り込んだＮＭＯＳ装置を用いて、装置アレイ対は、共通の重心を共有するように実現され得る。

ステップ５１０にて、ＥＳＤダイオードアレイ対は、装置アレイ対を含む第１の周辺部に隣接して配置され得る。ＥＳＤダイオードアレイ対は、第１のＥＳＤアレイと第２のＥＳＤアレイとを含み得る。各ＥＳＤアレイは、装置アレイ対と共通の重心を共有するように配置され得る。ＥＳＤダイオードアレイ対の各ＥＳＤダイオードアレイは、少なくとも１対のＥＳＤダイオードを含み得る。ＥＳＤダイオードアレイ対の各ＥＳＤダイオードは、ＥＳＤダイオードアレイ対内の他の各ＥＳＤダイオードを一致し得る。周辺部は、装置アレイ対、ＥＳＤダイオードアレイ対とＩＣ内の回路設計を実現するために用いられる製造プロセスの設計規則を満たすために必要とされる他の空間とに関連するＰ型コネクタ、および／または、回路の性能パラメータを満たすために必要とされる追加の装置または空間を含み得る。ＥＳＤダイオードを、装置アレイ対の各装置の入力ノードにできるだけ近接させて配置することは、ＩＣのＥＳＤ保護性能を改善し得る。

ステップ５１５にて、第１のダイオードアレイの各ＥＳＤダイオードのカソード端子が、第１の装置アレイの入力ノードに結合され得る。さらに、第２のＥＳＤダイオードアレイの各ＥＳＤダイオードのカソード端子は、第２の装置アレイの入力ノードに結合され得る。

ステップ５２０にて、適切な数のＰ型コネクタが、ＥＳＤダイオードアレイ対の外周有縁に隣接して配置され得る。Ｐ型コネクタは、ＥＳＤダイオードアレイ対の各ＥＳＤダイオードのアノードを、ＩＣの接地電位に結合し得る。Ｐ型コネクタがＥＳＤダイオードアレイ対に隣接して配置された後に、各ＥＳＤダイオードアレイが共通の重心を維持し得ることに注意すべきである。ＥＳＤダイオードアレイ対を取り囲むＰ型コネクタの全体領域が大きければ大きいほど、ＥＳＤダイオードを流れることができる瞬時電流の量は大きくなる。すなわち、Ｐ型コネクタのより大きい領域は、回路設計のための改善されたＥＳＤ保護をもたらし得る。

Ｐ型コネクタがＥＳＤダイオードアレイ対に隣接して配置される態様は変化し得る。たとえば、図３において、第１のＥＳＤダイオードアレイおよび第２のＥＳＤダイオードアレイのＥＳＤダイオードは、２つのＥＳＤダイオードのグループ間に、均等に分配されるように配置され得る。ＥＳＤダイオードの各グループは、第１のＥＳＤダイオードアレイの半分のＥＳＤダイオードと、第２のＥＳＤダイオードアレイの半分のＥＳＤダイオードとを含み得る。ＥＳＤダイオードの各グループは、ＥＳＤダイオードの各グループに隣接するとともにそれらに隣接して配置されたＰ型コネクタのリングによって取り囲まれ得る。他の例においては、図４において、Ｐ型コネクタは、ＥＳＤダイオードアレイ対の内縁および外周縁に隣接するＰ型コネクタの２つの同心リングを形成するように配置され得る。

図４および図５において示される、ＥＳＤダイオードアレイ対に隣接してＰ型コネクタを配置するアプローチは、例示の目的のみを意図したものであり、すなわち、本明細書において開示される実施形態を限定することを意図したものではない。さらに、Ｐ型コネクタがＥＳＤダイオードアレイ対に隣接して配置される態様は、回路設計の要求に従って変化し得る。１つの実施形態においては、Ｐ型コネクタはＥＳＤダイオードアレイ対を取り囲んでいなくてもよい。たとえば、Ｐ型コネクタは、ＥＳＤダイオードアレイ対の単一の縁に沿って配置されてもよく、あるいは、ＥＳＤダイオードアレイ対の３つの縁に沿って馬蹄形状に配置されてもよい。

Ｐ型コネクタ配置は、回路設計のＥＳＤ保護要件を満たすような要求によって影響され得る。さらに、Ｐ型コネクタの配置は、ＥＳＤダイオードアレイ対の各ＥＳＤダイオードアレイの重心位置を共通の重心から変えなくてもよい。あるいは、Ｐ型コネクタの位置は、回路設計が実現されるＩＣの要件によって決定され得る。

ステップ５２５にて、少なくとも１つの追加装置アレイが、ステップ５２０において配置されたＰ型コネクタの外周縁に隣接して配置され得る。たとえば、追加装置アレイは、装置アレイ対、ＥＳＤダイオードアレイ対、およびすべてのＰ型コネクタを含む周辺部に沿って配置され得る。さらに、周辺部は、ＩＣを実現するために用いられる製造プロセスの設計規則を満たすために必要とされる他の空間、および／または、回路の性能パラメータを満たすために必要とされる追加の装置または空間を含み得る。どのような追加装置アレイも、共通の重心を共有するように配置され得る。このように、回路内の全ての装置の対称性および一致が、維持されまたは改善され得る。

図中のフローチャートは、本発明のさまざまな実施形態に従うシステム、方法、およびコンピュータプログラムの可能な実行例の構造、機能、および動作を示す。この点に関して、フローチャートにおける各ブロックは、特定の論理機能を実現するコンピュータ使用可能プログラムコードの１つまたはより多くの部分を備える、コードのモジュール、セグメント、または部分を示し得る。

たとえば、本明細書において開示される実施形態は、より大きなシステム内での使用のために利用可能であり得る、１つまたはより多くの知的財産（ＩＰ）コアを実現し得る。ＩＰコアは、プログラマブルＩＣが１つまたはより多くの機能を実行するようにプログラムする、予め定められた組の設定ビットを含み得る。代替的に、ＩＰコアは、設計の論理および接続性を記述するソースコードまたは回路図を含み得る。いくつかのコアは、特定のプログラマブルＩＣのファミリーを対象とした、任意的なフロアプランレイアウト（floorplanned layout）を含み得る。ＩＰコアは、パラメータ化、すなわちユーザが特定のコア機能を活性化または変更するためのパラメータを入力できるようにすることもできる。

いくつかの代替的な実行例においては、ブロックにおいて示される機能は、図に示された順序以外で起こり得ることに注意すべきである。たとえば、連続して示される２つのブロックは、実際に、実質的に同時に実行されてもよいし、あるいは、ブロックは、それに含まれる機能に依存して、時折逆の順序で実行されてもよい。フローチャート図の各ブロック、およびフローチャート図のブロックの組み合わせは、特定された機能または動作を実行する、特殊目的のハードウェアベースのシステムによって、あるいは、特殊目的のハードウェアとコンピュータ指令との組み合わせによって実現され得ることにも注意すべきである。

本発明の実施形態は、ハードウェア、ソフトウェア、または、ハードウェアおよびソフトウェアの組み合わせで実現され得る。ここで説明された方法を実行するために適合されたどんな種類のデータ処理システムまたは他の装置も適している。ハードウェアおよびソフトウェアの典型的な組み合わせは、汎用コンピュータシステムであり、読み込まれかつ実行されることによって、本明細書で説明された方法を実行するようにコンピュータシステムを制御するコンピュータプログラムを有する。

たとえば、データ処理システムまたはコンピュータシステムのような、プログラムコードを記憶しおよび／または実行するのに適した「コンピュータ」は、システムバスを通して、メモリ要素に直接的または間接的に結合された、少なくとも１つのプロセッサを含み得る。メモリ要素は、プログラムコードの実際の実行の際に採用される局部メモリ、大容量記憶装置、および、実行中に大容量記憶装置からコードが引き出されなくてはならない回数を低減するために、少なくともいくつかのプログラムコードの一時的な記憶を提供するキャッシュメモリを含み得る。

たとえば、キーボード、ディスプレイ、ポインティングデバイスなどのような入出力装置またはＩ／Ｏ装置は、直接的にまたは介在するＩ／Ｏコントローラを通して、コンピュータに結合され得る。ネットワークアダプタもコンピュータに結合され、介在する私的または公衆ネットワークを通して、コンピュータが他のコンピュータ、装置、あるいは、リモートプリンタまたは記憶装置に結合されることを可能にする。モデム、ケーブルモデム、およびイーサネット（登録商標）カードは、現在利用可能な種類のネットワークアダプタのほんの一例に過ぎない。

本発明の実施形態は、さらに、コンピュータプログラム製品に内蔵され、それは、本明細書で説明された方法の実行を可能とする全ての特徴を備え得る。コンピュータプログラム製品は、コンピュータが使用可能なプログラムコードを有する、コンピュータが使用可能なまたはコンピュータが読み込み可能な媒体を含み得、それは、コンピュータシステムに読み込まれると、コンピュータシステムに、本明細書で説明した回路および／またはシステムのプログラム記述を生成させる。コンピュータが使用可能な、またはコンピュータが読み取り可能な媒体の例は、限定されないが、光学媒体、磁気媒体、コンピュータメモリなどを含み得る。

本文脈における、「コンピュータプログラム」、「ソフトウェア」、「アプリケーション」、「コンピュータが使用可能なプログラムコード」の語句、それらの変形および／または組み合わせは、情報処理能力を有するシステムに、直接的に、あるいは、以下のａ）他の言語、コードまたは表記への変換、ｂ）異なる材料形態における再生の、いずれかまたは両方の後のいずれかで、特定の機能を実行させることを意図した１組の指令の、いかなる言語、コード、または表記による表現を意味する。たとえば、コンピュータプログラムは、限定されないが、サブルーチン、関数、手順、オブジェクト法（object method）、オブジェクト実行、実行可能アプリケーション、アプレット、サーブレット、ソースコード、オブジェクトコード、共有ライブラリ／ダイナミック負荷ライブラリ、ネットリスト、システムのハードウェア記述言語、ＩＰコア、ビットストリーム、および／または、コンピュータシステム上での実行のために設計された一連の指令、あるいは、ＩＣをプログラムするまたはＩＣ内で本明細書において説明された実施形態を実行する他の一連の指令を含み得る。

本明細書で使用される「ａ」および「ａｎ」の語句は、１つまたは1つより多くのものとして定義される。本明細書で使用される「複数」の語句は、２つまたは２つより多くのものとして定義される。本明細書で使用される「他の」の語句は、少なくとも２番目またはより多くのものとして定義される。本明細書で使用される「含む」および／または「有する」の語句は、備える、すなわちオープンエンド（open language）として定義される。本明細書で使用される「結合される」の語句は、直接的である必要はなく、かつ、機械的である必要はないが、たとえば、通信チャネルや経路または他の要素やシステムを通して通信的に接続されるものとして定義される。

本明細書で開示された実施形態は、それらの精神または本質的な特性から逸脱することなく、他の形式で具体化され得る。したがって、本発明のさまざまな実施形態の範囲を示すものとして、上記明細書よりは以下の請求項が参照されるべきである。

Claims (13)

1. 集積回路（ＩＣ）内で実現される回路設計を、静電放電（ＥＳＤ）から保護するためのシステムであって、
   前記システムは、
   共通の重心を共有するように、前記ＩＣ上に配置された第１の装置アレイおよび第２の装置アレイを含む装置アレイ対を備え、
   前記第１の装置アレイおよび前記第２の装置アレイは一致しており、
   前記システムは、
   前記装置アレイ対を含む第１の周辺部に隣接して、前記ＩＣ上に配置される第１のＥＳＤダイオードアレイおよび第２のＥＳＤダイオードアレイを含むＥＳＤダイオードアレイ対をさらに備え、
   前記第１のＥＳＤダイオードアレイおよび前記第２のＥＳＤダイオードアレイは、前記共通の重心を共有するとともに、一致しており、
   前記第１のＥＳＤダイオードアレイの各ＥＳＤダイオードのカソード端子は、前記第１の装置アレイの入力に結合され、
   前記第２のＥＳＤダイオードアレイの各ＥＳＤダイオードのカソード端子は、前記第２の装置アレイの入力に結合される、システム。
2. 第１のＰ型コネクタアレイおよび第２のＰ型コネクタアレイを含むＰ型コネクタアレイ対をさらに備え、
   前記Ｐ型コネクタアレイ対は、前記ＥＳＤダイオードアレイ対の各ＥＳＤダイオードのアノード端子を前記ＩＣの接地電位に結合し、
   前記第１のＰ型コネクタアレイは、前記第１の周辺部を含み、
   前記第２のＰ型コネクタアレイは、第２の周辺部を含み、
   前記第２の周辺部は、前記ＥＳＤダイオードアレイ対を含む、請求項１に記載のシステム。
3. 第１のＰ型コネクタアレイおよび第２のＰ型コネクタアレイを含むＰ型コネクタアレイ対をさらに備え、
   前記Ｐ型コネクタアレイ対は、前記ＥＳＤダイオードアレイ対の各ＥＳＤダイオードのアノード端子を前記ＩＣの接地電位に結合し、
   前記第１のＰ型コネクタアレイは、前記第１のＥＳＤダイオードアレイのＥＳＤダイオードの第１の半分および前記第２のＥＳＤダイオードアレイのＥＳＤダイオードの第１の半分を取り囲み、
   前記第２のＰ型コネクタアレイは、前記第１のＥＳＤダイオードアレイのＥＳＤダイオードの第２の半分および前記第２のＥＳＤダイオードアレイのＥＳＤダイオードの第２の半分を取り囲む、請求項１に記載のシステム。
4. 前記第２のＰ型コネクタアレイを含む第３の周辺部に隣接して、前記ＩＣ上に配置される追加の装置アレイをさらに備え、
   前記追加の装置アレイは、前記共通の重心を共有する、請求項３に記載の方法。
5. 前記装置アレイ対の各装置は、一致している、請求項１に記載のシステム。
6. 前記ＥＳＤダイオードアレイ対の各ＥＳＤダイオードは、一致している、請求項１に記載のシステム。
7. 前記ＥＳＤダイオードアレイ対の各ＥＳＤダイオードは、Ｐウェルダイオードであり、
   各ＥＳＤダイオードのアノードはＰ型材料で形成され、各ＥＳＤダイオードの前記カソードはＮ型材料で形成される、請求項１に記載のシステム。
8. 集積回路（ＩＣ）内で実現されるＮ型金属酸化半導体（N-type metal oxide semiconductor：ＮＭＯＳ）差動増幅器を、静電放電（ＥＳＤ）から保護するためのシステムであって、
   前記システムは、
   共通の重心を共有するように前記ＩＣ上に配置され、前記差動増幅器の第１のＮＭＯＳ入力装置アレイおよび第２のＮＭＯＳ入力装置アレイを含む、ＮＭＯＳ入力装置アレイ対を備え、
   前記第１のＮＭＯＳ入力装置アレイおよび前記第２のＮＭＯＳ入力装置アレイは一致しており、
   前記ＮＭＯＳ入力装置アレイ対の各ＮＭＯＳ入力装置アレイは、複数のＮＭＯＳ入力装置を含み、
   前記ＮＭＯＳ入力装置アレイ対の各ＮＭＯＳ入力装置は一致しており、
   前記ＮＭＯＳ入力装置アレイ対の外周縁に隣接して、前記ＩＣ上に配置される第１のＥＳＤダイオードアレイおよび第２のＥＳＤダイオードアレイを含むＥＳＤダイオードアレイ対をさらに備え、
   前記第１のＥＳＤダイオードアレイおよび前記第２のＥＳＤダイオードアレイは、前記共通の重心を共有するとともに一致しており、
   前記ＥＳＤダイオードアレイ対の各ＥＳＤダイオードは、複数のＥＳＤダイオードを含み、
   前記ＥＳＤダイオードアレイ対の各ＥＳＤダイオードは一致しており、
   前記第１のＥＳＤダイオードアレイの各ＥＳＤダイオードのカソード端子は、前記第１のＮＭＯＳ入力装置アレイの各ＮＭＯＳ入力装置のゲート端子に結合され、
   前記第２のＥＳＤダイオードアレイの各ＥＳＤダイオードのカソード端子は、前記第２のＮＭＯＳ入力装置アレイの各ＮＭＯＳ入力装置のゲート端子に結合される、システム。
9. 第１のＰ型コネクタアレイおよび第２のＰ型コネクタアレイを含むＰ型コネクタアレイ対をさらに備え、
   前記Ｐ型コネクタアレイ対は、各ＥＳＤダイオードのアノード端子を前記ＩＣの接地電位に結合し、
   前記第１のＰ型コネクタアレイは、前記第１のＥＳＤダイオードアレイのＥＳＤダイオードの第１の半分および前記第２のＥＳＤダイオードアレイのＥＳＤダイオードの第１の半分を取り囲み、
   前記第２のＰ型コネクタアレイは、前記第１のＥＳＤダイオードアレイのＥＳＤダイオードの第２の半分および前記第２のＥＳＤダイオードアレイのＥＳＤダイオードの第２の半分を取り囲む、請求項８に記載のシステム。
10. 第１のＰ型コネクタアレイおよび第２のＰ型コネクタアレイを含むＰ型コネクタアレイ対をさらに備え、
    前記Ｐ型コネクタアレイ対は、前記ＥＳＤダイオードアレイ対の各ＥＳＤダイオードのアノード端子を前記ＩＣの接地電位に結合し、
    前記第１のＰ型コネクタアレイは、前記ＮＭＯＳ入力装置アレイ対を含み、
    前記第２のＰ型コネクタアレイは、前記ＥＳＤダイオードアレイ対を含む、請求項８に記載のシステム。
11. 前記ＮＭＯＳ入力装置アレイ対および前記ＥＳＤダイオードアレイ対を含む周辺部に隣接して配置される、ＮＭＯＳ電流源装置アレイをさらに備え、
    前記ＮＭＯＳ電流源装置アレイは、前記共通の重心を共有し、
    前記ＮＭＯＳ電流源装置アレイの各ＮＭＯＳ電流源装置は一致している、請求項８に記載のシステム。
12. 前記ＮＭＯＳ電流源装置アレイの各ＮＭＯＳ電流源装置のドレイン端子は、前記ＮＭＯＳ入力装置アレイ対の各ＮＭＯＳ入力装置のソース端子とともに、前記ＮＭＯＳ電流源装置アレイの他の各ＮＭＯＳ電流源装置のドレイン端子に結合される、請求項１１に記載のシステム。
13. 前記ＥＳＤダイオードアレイ対の各ＥＳＤダイオードは、Ｐウェルダイオードであり、
    各ＥＳＤダイオードのアノードはＰ型材料で形成され、各ＥＳＤダイオードの前記カソードはＮ型材料で形成される、請求項８に記載のシステム。

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