JP2001168197A - 半導体集積回路の素子配置構造 - Google Patents
半導体集積回路の素子配置構造Info
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- JP2001168197A JP2001168197A JP34916699A JP34916699A JP2001168197A JP 2001168197 A JP2001168197 A JP 2001168197A JP 34916699 A JP34916699 A JP 34916699A JP 34916699 A JP34916699 A JP 34916699A JP 2001168197 A JP2001168197 A JP 2001168197A
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Abstract
(57)【要約】
【課題】 各回路素子の重心の位置が近傍または一致す
るような素子パターンを有する半導体集積回路の素子配
置構造を提供する。 【解決手段】 特性上相互に関連するペアまたはグルー
プを形成する回路素子（トランジスタＱ１，Ｑ２）を有
し、前記ペアまたはグループの各回路素子は複数の素子
パターン（Ｑ１−１，Ｑ１−２，Ｑ２−１，Ｑ２−２）
からなる半導体集積回路の素子配置構造において、前記
ペアまたはグループ内で、各回路素子の重心Ｇ１，Ｇ２
の位置が近接または一致するように素子パターンを入組
ませて配置した。
るような素子パターンを有する半導体集積回路の素子配
置構造を提供する。 【解決手段】 特性上相互に関連するペアまたはグルー
プを形成する回路素子（トランジスタＱ１，Ｑ２）を有
し、前記ペアまたはグループの各回路素子は複数の素子
パターン（Ｑ１−１，Ｑ１−２，Ｑ２−１，Ｑ２−２）
からなる半導体集積回路の素子配置構造において、前記
ペアまたはグループ内で、各回路素子の重心Ｇ１，Ｇ２
の位置が近接または一致するように素子パターンを入組
ませて配置した。
Description
【０００１】
【発明の属する技術分野】本発明は素子配置構造に関す
る。より詳しくは、特性上相互に関連する半導体集積回
路の素子同士の配置構造に関するものである。
る。より詳しくは、特性上相互に関連する半導体集積回
路の素子同士の配置構造に関するものである。
【０００２】
【従来の技術】図３は従来の差動増幅回路図であり、図
４はその回路パターンを示す概略図である。図３に示す
ように、従来半導体集積回路（以下ＩＣ）内で基本とし
て使われる差動増幅回路１は、トランジスタＱ１〜Ｑ８
および抵抗Ｒ１〜Ｒ８等の回路素子からなり、電源電圧
Ｖｃｃに接続する電源ライン端子２と、差動入力となる
２つの入力端子３，４と、ＧＮＤに接続される接地端子
５と、出力端子６とを有している。このような差動増幅
回路１を実際の基板上に形成する場合、トランジスタや
抵抗等の各回路素子が、図４に示すように、それぞれ素
子パターン１０により基板上にパターニングされる。
４はその回路パターンを示す概略図である。図３に示す
ように、従来半導体集積回路（以下ＩＣ）内で基本とし
て使われる差動増幅回路１は、トランジスタＱ１〜Ｑ８
および抵抗Ｒ１〜Ｒ８等の回路素子からなり、電源電圧
Ｖｃｃに接続する電源ライン端子２と、差動入力となる
２つの入力端子３，４と、ＧＮＤに接続される接地端子
５と、出力端子６とを有している。このような差動増幅
回路１を実際の基板上に形成する場合、トランジスタや
抵抗等の各回路素子が、図４に示すように、それぞれ素
子パターン１０により基板上にパターニングされる。
【０００３】各回路素子はそれぞれ１つ又は複数の素子
パターン１０により構成される。例えば、抵抗Ｒ１，Ｒ
２やトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ７等は、
図４に示すようにそれぞれ２つの素子パターン１０から
なり、、抵抗Ｒ５，Ｒ６，Ｒ７やトランジスタＱ５，Ｑ
６は１つの素子パターン１０からなり、抵抗Ｒ８やトラ
ンジスタＱ８はそれぞれ６つの素子パターン１０により
構成されている。
パターン１０により構成される。例えば、抵抗Ｒ１，Ｒ
２やトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ７等は、
図４に示すようにそれぞれ２つの素子パターン１０から
なり、、抵抗Ｒ５，Ｒ６，Ｒ７やトランジスタＱ５，Ｑ
６は１つの素子パターン１０からなり、抵抗Ｒ８やトラ
ンジスタＱ８はそれぞれ６つの素子パターン１０により
構成されている。
【０００４】各素子パターン１０は配線パターン９によ
り接続され、配線ライン７がＶｃｃ（図３）に接続さ
れ、配線ライン８がＧＮＤに接続され、これにより図３
の差動増幅回路１が形成される。
り接続され、配線ライン７がＶｃｃ（図３）に接続さ
れ、配線ライン８がＧＮＤに接続され、これにより図３
の差動増幅回路１が形成される。
【０００５】図５は、図３の回路図の中で回路特性上の
関連性が大きく相対比が必要な素子を示した回路図であ
る。すなわち、楕円（ａ）〜（ｄ）で囲んだそれぞれ２
つの抵抗やトランジスタ等の回路素子のペアからなる部
分や、楕円（ｅ）（ｆ）で囲んだ３つ以上の回路素子の
グループからなる部分は、特に回路特性上の相対比が必
要な部分であり、特性上回路素子同士で密接な関連性が
あり、この素子同士のばらつきが大きいとＩＣとして機
能しなくなってしまう。したがって、このような特性上
関連性の強いペアまたはグループにおいては、各ペアま
たはグループ内の各回路素子の重心同士がなるべく近接
（望ましくは一致）していることが特性上好ましい。
関連性が大きく相対比が必要な素子を示した回路図であ
る。すなわち、楕円（ａ）〜（ｄ）で囲んだそれぞれ２
つの抵抗やトランジスタ等の回路素子のペアからなる部
分や、楕円（ｅ）（ｆ）で囲んだ３つ以上の回路素子の
グループからなる部分は、特に回路特性上の相対比が必
要な部分であり、特性上回路素子同士で密接な関連性が
あり、この素子同士のばらつきが大きいとＩＣとして機
能しなくなってしまう。したがって、このような特性上
関連性の強いペアまたはグループにおいては、各ペアま
たはグループ内の各回路素子の重心同士がなるべく近接
（望ましくは一致）していることが特性上好ましい。
【０００６】図６は、従来のパターン配置構造を示す図
であり、図５の（ｄ）のトランジスタＱ１，Ｑ２のペア
パターンの配置例を示している。
であり、図５の（ｄ）のトランジスタＱ１，Ｑ２のペア
パターンの配置例を示している。
【０００７】図示したように、従来は、図５の回路図に
したがって、Ｑ１，Ｑ２を単に並列させて配置してい
た。すなわち、Ｑ１を構成する２つの素子パターンＱ１
−１，Ｑ１−２およびＱ２を構成する２つの素子パター
ンＱ２−１，Ｑ２−２を横に並列させて配置していた。
したがって、Ｑ１，Ｑ２を単に並列させて配置してい
た。すなわち、Ｑ１を構成する２つの素子パターンＱ１
−１，Ｑ１−２およびＱ２を構成する２つの素子パター
ンＱ２−１，Ｑ２−２を横に並列させて配置していた。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
素子パターンの単純な並列配置構造では、図６に示すよ
うに、トランジスタＱ１の重心Ｇ１とトランジスタＱ２
の重心Ｇ２の位置を十分に近接させることができず、ペ
ア特性やグループ特性の向上が十分に図られなかった。
素子パターンの単純な並列配置構造では、図６に示すよ
うに、トランジスタＱ１の重心Ｇ１とトランジスタＱ２
の重心Ｇ２の位置を十分に近接させることができず、ペ
ア特性やグループ特性の向上が十分に図られなかった。
【０００９】また、上記従来の半導体集積回路の素子配
置構造では、人の手によって配置を行っていたため、各
回路素子を配置する人によって製造上のばらつきが発生
し、ＩＣの特性に影響を与えていた。近年、ＩＣの回路
が大規模化し、微細加工技術も伴いこのばらつきの影響
が大きくなっている。
置構造では、人の手によって配置を行っていたため、各
回路素子を配置する人によって製造上のばらつきが発生
し、ＩＣの特性に影響を与えていた。近年、ＩＣの回路
が大規模化し、微細加工技術も伴いこのばらつきの影響
が大きくなっている。
【００１０】本発明は、上記従来技術を考慮したもので
あって、特性上関連性の強いペアまたはグループを構成
する各回路素子の重心の位置が近傍または一致するよう
な素子パターンを有する半導体集積回路の素子配置構造
の提供を目的とする。
あって、特性上関連性の強いペアまたはグループを構成
する各回路素子の重心の位置が近傍または一致するよう
な素子パターンを有する半導体集積回路の素子配置構造
の提供を目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、特性上相互に関連するペアまたはグル
ープを形成する回路素子を有し、前記ペアまたはグルー
プの各回路素子は素子パターンからなり、このうち少な
くとも１つの回路素子は複数の素子パターンからなる半
導体集積回路の素子配置構造において、前記ペアまたは
グループ内で、各回路素子の重心の位置が近接または一
致するように素子パターンを入組ませて配置したことを
特徴とする半導体集積回路の素子配置構造を提供する。
め、本発明では、特性上相互に関連するペアまたはグル
ープを形成する回路素子を有し、前記ペアまたはグルー
プの各回路素子は素子パターンからなり、このうち少な
くとも１つの回路素子は複数の素子パターンからなる半
導体集積回路の素子配置構造において、前記ペアまたは
グループ内で、各回路素子の重心の位置が近接または一
致するように素子パターンを入組ませて配置したことを
特徴とする半導体集積回路の素子配置構造を提供する。
【００１２】この構成によれば、回路特性上の相対比が
必要な各回路素子同士の重心が近づくまたは一致するの
で、特性の向上が図られ、素子同士のばらつきによるＩ
Ｃへの影響を抑制することができる。また、これにより
新規製品や新世代素子等の開発段階において、特性のば
らつきが少ないため性能テストや試作等が効率よく行わ
れ、開発期間の短縮およびＩＣ開発のサイクルが短縮さ
れる。
必要な各回路素子同士の重心が近づくまたは一致するの
で、特性の向上が図られ、素子同士のばらつきによるＩ
Ｃへの影響を抑制することができる。また、これにより
新規製品や新世代素子等の開発段階において、特性のば
らつきが少ないため性能テストや試作等が効率よく行わ
れ、開発期間の短縮およびＩＣ開発のサイクルが短縮さ
れる。
【００１３】好ましい構成例においては、前記各回路素
子の素子パターンを、並列させて入組んで配置したこと
を特徴としている。
子の素子パターンを、並列させて入組んで配置したこと
を特徴としている。
【００１４】この構成によれば、素子パターンを１列の
並列状態で入組ませて配置することにより、回路特性上
の相対比が必要な各回路素子同士の重心を近づけまたは
一致させて素子同士のばらつきによるＩＣへの影響を抑
制することができる。
並列状態で入組ませて配置することにより、回路特性上
の相対比が必要な各回路素子同士の重心を近づけまたは
一致させて素子同士のばらつきによるＩＣへの影響を抑
制することができる。
【００１５】好ましい構成例においては、前記各回路素
子の素子パターンを、複数列に配置したことを特徴とし
ている。
子の素子パターンを、複数列に配置したことを特徴とし
ている。
【００１６】この構成によれば、素子パターンを複数列
に配置して、例えばたすき掛け状として、回路特性上の
相対比が必要な各回路素子同士の重心を近づけまたは一
致させて回路素子同士のばらつきによるＩＣへの影響を
抑制することができる。
に配置して、例えばたすき掛け状として、回路特性上の
相対比が必要な各回路素子同士の重心を近づけまたは一
致させて回路素子同士のばらつきによるＩＣへの影響を
抑制することができる。
【００１７】好ましい構成例においては、前記回路素子
は、トランジスタ、コンデンサまたは抵抗であることを
特徴としている。
は、トランジスタ、コンデンサまたは抵抗であることを
特徴としている。
【００１８】この構成によれば、通常のＩＣを構成する
トランジスタ、コンデンサあるいは抵抗等の各回路素子
が特性上ペアまたはグループ化されたときに、各回路素
子の重心を近づけたりまたは一致することができる。
トランジスタ、コンデンサあるいは抵抗等の各回路素子
が特性上ペアまたはグループ化されたときに、各回路素
子の重心を近づけたりまたは一致することができる。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は本発明に係るペア素
子の配置構造の例を示す概略図である。図示した部分は
図５の（ｄ）部分である。
施の形態について説明する。図１は本発明に係るペア素
子の配置構造の例を示す概略図である。図示した部分は
図５の（ｄ）部分である。
【００２０】（Ａ）は並列配置により重心を近づけた配
置構造を示す。図示したように、回路素子（トランジス
タ）Ｑ１を構成する素子パターンＱ１−１，Ｑ１−２
と、回路素子Ｑ２を構成する素子パターンＱ２−１，Ｑ
２−２とを１列の並列状態で交互に配置する。これによ
り、Ｑ１の重心Ｇ１とＱ２の重心Ｇ２の位置は近づくこ
とになり、相互に特性の向上が図られるとともに素子同
士の相対的なばらつきの発生の影響を抑制することがで
きる。
置構造を示す。図示したように、回路素子（トランジス
タ）Ｑ１を構成する素子パターンＱ１−１，Ｑ１−２
と、回路素子Ｑ２を構成する素子パターンＱ２−１，Ｑ
２−２とを１列の並列状態で交互に配置する。これによ
り、Ｑ１の重心Ｇ１とＱ２の重心Ｇ２の位置は近づくこ
とになり、相互に特性の向上が図られるとともに素子同
士の相対的なばらつきの発生の影響を抑制することがで
きる。
【００２１】（Ｂ）は２列配置により重心を一致させた
配置構造を示す。図示したように、Ｑ１−１とＱ１−
２、Ｑ２−１とＱ２−２をたすき掛け状に交差させるこ
とによって、その重心はＧで一致することになり、トラ
ンジスタ相互の特性がさらに向上し、ばらつきの影響が
さらに低減する。
配置構造を示す。図示したように、Ｑ１−１とＱ１−
２、Ｑ２−１とＱ２−２をたすき掛け状に交差させるこ
とによって、その重心はＧで一致することになり、トラ
ンジスタ相互の特性がさらに向上し、ばらつきの影響が
さらに低減する。
【００２２】図２は本発明に係るグループ素子の配置構
造の例を従来例と比較して説明する概略図である。図示
した部分は図５の（ｅ）部分である。
造の例を従来例と比較して説明する概略図である。図示
した部分は図５の（ｅ）部分である。
【００２３】（Ａ）は従来構造を示す。従来はＱ５，Ｑ
６，Ｑ７，Ｑ８のそれぞれのトランジスタを単に回路図
にしたがって並列させて順番に並べていたため、その重
心Ｇ５，Ｇ６，Ｇ７，Ｇ８の位置が離れているのに対
し、（Ｂ）に示すように、本発明ではこれらのトランジ
スタを２列に交互に並べ替えることによって、それぞれ
の重心の位置が近づく結果となる。これによりグループ
内で相互に関連するトランジスタ同士の特性が向上し、
特性のばらつきの影響を抑制することができ、高品質の
ＩＣが形成される。
６，Ｑ７，Ｑ８のそれぞれのトランジスタを単に回路図
にしたがって並列させて順番に並べていたため、その重
心Ｇ５，Ｇ６，Ｇ７，Ｇ８の位置が離れているのに対
し、（Ｂ）に示すように、本発明ではこれらのトランジ
スタを２列に交互に並べ替えることによって、それぞれ
の重心の位置が近づく結果となる。これによりグループ
内で相互に関連するトランジスタ同士の特性が向上し、
特性のばらつきの影響を抑制することができ、高品質の
ＩＣが形成される。
【００２４】このような素子パターンのレイアウトは、
基板上でのパターン同士の位置関係や特性上の関連性の
強さ及び配線パターンの長さやその抵抗等を考慮してな
るべく重心が近づくように配置する。
基板上でのパターン同士の位置関係や特性上の関連性の
強さ及び配線パターンの長さやその抵抗等を考慮してな
るべく重心が近づくように配置する。
【００２５】
【発明の効果】以上説明したように、本発明において
は、回路特性上密接な関連性があり相対比が必要な各回
路素子同士の重心が近づくまたは一致するので、特性の
向上が図られ、また素子同士のばらつきによるＩＣ特性
への影響を抑制することができる。また、これにより新
規製品や新世代素子等の開発段階において、特性のばら
つきが少ないため性能テストや試作等が効率よく行わ
れ、開発期間の短縮およびＩＣ開発のサイクルが短縮さ
れる。
は、回路特性上密接な関連性があり相対比が必要な各回
路素子同士の重心が近づくまたは一致するので、特性の
向上が図られ、また素子同士のばらつきによるＩＣ特性
への影響を抑制することができる。また、これにより新
規製品や新世代素子等の開発段階において、特性のばら
つきが少ないため性能テストや試作等が効率よく行わ
れ、開発期間の短縮およびＩＣ開発のサイクルが短縮さ
れる。
【図１】 本発明に係るペアの素子配置の例を示す概略
図
図
【図２】 本発明に係るグループの素子配置の例を示す
概略図
概略図
【図３】 差動増幅回路図
【図４】 図３の回路パターンの従来例を示す概略図
【図５】 図３の回路図の中で回路特性上の相対比が必
要な素子を示した図
要な素子を示した図
【図６】 図５の（ｄ）部分の従来の配置例の概略図
１：差動増幅回路、２：電源ライン端子、３：入力端
子、４：入力端子、５：接地端子、６：出力端子、７，
８：配線ライン、９：配線パターン、１０：素子パター
ン
子、４：入力端子、５：接地端子、６：出力端子、７，
８：配線ライン、９：配線パターン、１０：素子パター
ン
Claims (4)
- 【請求項１】特性上相互に関連するペアまたはグループ
を形成する回路素子を有し、 前記ペアまたはグループの各回路素子は素子パターンか
らなり、このうち少なくとも１つの回路素子は複数の素
子パターンからなる半導体集積回路の素子配置構造にお
いて、 前記ペアまたはグループ内で、各回路素子の重心の位置
が近接または一致するように素子パターンを入組ませて
配置したことを特徴とする半導体集積回路の素子配置構
造。 - 【請求項２】前記各回路素子の素子パターンを、並列さ
せて入組んで配置したことを特徴とする請求項１に記載
の半導体集積回路の素子配置構造。 - 【請求項３】前記各回路素子の素子パターンを、複数列
に配置したことを特徴とする請求項１に記載の半導体集
積回路の素子配置構造。 - 【請求項４】前記回路素子は、トランジスタ、コンデン
サまたは抵抗であることを特徴とする請求項１に記載の
半導体集積回路の素子配置構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34916699A JP2001168197A (ja) | 1999-12-08 | 1999-12-08 | 半導体集積回路の素子配置構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34916699A JP2001168197A (ja) | 1999-12-08 | 1999-12-08 | 半導体集積回路の素子配置構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168197A true JP2001168197A (ja) | 2001-06-22 |
Family
ID=18401924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34916699A Pending JP2001168197A (ja) | 1999-12-08 | 1999-12-08 | 半導体集積回路の素子配置構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168197A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004051741A1 (ja) * | 2002-12-03 | 2004-06-17 | Sanyo Electric Co., Ltd. | 回路レイアウト構造 |
| WO2004061951A1 (ja) * | 2003-01-06 | 2004-07-22 | Sanyo Electric Co., Ltd. | 回路レイアウト構造 |
| JP2012504337A (ja) * | 2008-11-25 | 2012-02-16 | ザイリンクス インコーポレイテッド | 集積回路装置のための共通重心静電放電保護 |
| US9021405B2 (en) | 2011-06-27 | 2015-04-28 | Fujitsu Semiconductor Limited | Layout method and method of manufacturing semiconductor device |
-
1999
- 1999-12-08 JP JP34916699A patent/JP2001168197A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004051741A1 (ja) * | 2002-12-03 | 2004-06-17 | Sanyo Electric Co., Ltd. | 回路レイアウト構造 |
| JPWO2004051741A1 (ja) * | 2002-12-03 | 2006-04-06 | 三洋電機株式会社 | 回路レイアウト構造 |
| US7307294B2 (en) | 2002-12-03 | 2007-12-11 | Sanyo Electric Co., Ltd. | Circuit layout structure |
| CN100365800C (zh) * | 2002-12-03 | 2008-01-30 | 三洋电机株式会社 | 电路设计结构 |
| KR101009539B1 (ko) | 2002-12-03 | 2011-01-18 | 산요덴키가부시키가이샤 | 회로 레이아웃 구조 |
| JP4676201B2 (ja) * | 2002-12-03 | 2011-04-27 | 三洋電機株式会社 | 回路レイアウト構造 |
| WO2004061951A1 (ja) * | 2003-01-06 | 2004-07-22 | Sanyo Electric Co., Ltd. | 回路レイアウト構造 |
| JP2012504337A (ja) * | 2008-11-25 | 2012-02-16 | ザイリンクス インコーポレイテッド | 集積回路装置のための共通重心静電放電保護 |
| US9021405B2 (en) | 2011-06-27 | 2015-04-28 | Fujitsu Semiconductor Limited | Layout method and method of manufacturing semiconductor device |
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