KR101009539B1 - 회로 레이아웃 구조 - Google Patents

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Abstract

메인 트랜지스터 M1, M2를 4행 4열의 매트릭스로 배치된 서브 트랜지스터로 분할하여, 각각 4개의 서브 트랜지스터로 이루어지는 4개의 셀을 구성하고, 각 셀에 속하는 서브 트랜지스터가 공통의 중심점을 갖도록 하였다. 이에 따라, 메인 트랜지스터 M1, M2의 트랜지스터의 매칭은 4 세그먼트형 레이아웃 스킴의 트랜지스터의 매칭과 동일한 정도로 우수하며, 또한 패턴 면적이 작은 레이아웃 구조를 실현할 수 있다.
4 세그먼트형 레이아웃 스킴, 서브 트랜지스터, 셀, 차동 앰프, 차동 입력 페어 트랜지스터

Description

회로 레이아웃 구조{CIRCUIT LAYOUT STRUCTURE}
본 발명은, 회로 레이아웃 구조에 관한 것으로, 예를 들면 커런트 미러 회로나 차동 앰프와 같이 트랜지스터 페어를 갖는 회로에서, 트랜지스터 페어의 매칭 특성을 향상시킨 회로 레이아웃 구조에 관한 것이다.
트랜지스터 간의 정밀한 매칭은, 커런트 미러 회로나 차동 앰프의 구성에 있어서 중요하다. 특히, 이 정밀한 매칭은, 낮은 오프셋의 오피 앰프를 얻는 데 도움이 된다. 도 7은 차동 게인단을 나타내는 회로도이다. 한쌍의 MOS 트랜지스터 M3, M4가 커런트 미러 회로(10)를 형성하고 있으며, 또 한쌍의 MOS 트랜지스터 M1, M2가 차동 입력 페어(11)를 구성하고 있고, 각각의 한쌍의 MOS 트랜지스터는 정밀하게 매칭하는 것이 요구된다.
커런트 미러 회로(10)를 구성하기 위한 가장 기본적인 레이아웃 스킴은, 횡형 레이아웃 스킴(Lateral Layout Scheme)이다. 이것보다도 우수한 선택지는, 공통 중심점형 레이아웃 스킴(Common Centroid Layout Scheme)이다. 이들 레이아웃 스킴 및 4 세그먼트형 레이아웃 스킴(Four Segment Layout Scheme)이라 부르는 스킴은 이하의 문헌에 기재되어 있다.
마오펭 란, 어니크마 타미니디 및 랜덜 가이어 「매칭 특성 향상을 위한 커 런트 미러 레이아웃 전략」아날로그 인티그레이티드 써킷 앤드 시그널 프로세싱 제28권, 9-26페이지, 2001년 7월
(Mao-Feng Lan, Anikumar Tammineedi and Randall Geiger, "Current Mirror Layout Strategies for Enhanced Matching performance, Analog Integrated Circuits and Siganl Processing, Vol28, PP. 9­26, July 2001)
이하, 이들 종래의 레이아웃 스킴에 대하여 설명한다. 도 8은, 공통 중심점형 레이아웃 스킴을 나타내는 도면이다. 도 9는 도 8의 등가 회로를 도시하는 도면이다. M1, M2는 매칭이 취해질 MOS 전계 효과형 트랜지스터이다. 트랜지스터 M1은 서브 트랜지스터 MS11 및 MS21로 분할되며, 마찬가지로 트랜지스터 M2는 서브 트랜지스터 MS21 및 MS22로 분할되어 있다.
도 8에 도시한 바와 같이, 이들 서브 트랜지스터는 공통의 중심점 P를 갖기 때문에, 공통 중심점형 레이아웃 스킴이라 한다. 또한, 도 9에 도시한 바와 같이, 서브 트랜지스터 MS11 및 MS12의 게이트, 드레인 및 소스는 공통으로 접속되어 트랜지스터 M1을 구성하며, 마찬가지로, 서브 트랜지스터 MS21 및 MS22의 게이트, 드레인 및 소스는 공통으로 접속되어 트랜지스터 M2를 구성하고 있다.
그런데, 이하에서의 트랜지스터의 매칭에 관한 문헌 및 프로세스에 의존한 레이아웃 구조를 참조하면, 여러가지 레이아웃의 트랜지스터가 모델화되어 있다.
엠. 제이. 엠 펠그럼, 에이. 씨. 제이 두인메이저 및 에이. 피. 쥐 웰버스 「MOS 트랜지스터의 매칭 특성」 아이. 이. 이. 이 제이. 에스. 에스. 씨 SC-24권, 1433-1439페이지, 1989년
(M.J.M. Pelgrom, A.C.J. Duinmaijer and A.P.G. Welbers, "Matching properties of MOS transistors" IEEE JSSC, Vol. sc­24, PP. 1433­1439, 1989)
그와 같은 디바이스의 등가적인 임계값 전압은 동 문헌에 의하면 다음 식에 의해 구할 수 있다.
Figure 112005029480574-pct00001
여기서, Active Area란 서브 트랜지스터의 활성화 영역, 즉 전류가 흐르는 채널 영역을 의미한다. VT(x, y)는 x, y 좌표에 의존한 국소적인 임계값 전압이며, 이것을 활성화 영역에 걸쳐 면적분하여 그 평균값을 구하고 있다.
또한, 임계값 전압은 프로세스 상의 이유 때문에 웨이퍼의 면 내에서 장소에 따라 변화되고 있으며, 이 임계값 전압의 변화를, 도 8에 나타내는 원점 O로부터의 구배 진폭(gradient amplitude) α 및 구배 방위각(gradient direction) θ를 도입함으로써 모델화할 수 있다.
따라서, 이러한 임계값 전압 모델을 상기의 서브 트랜지스터 MS11, MS12, MS21, MS22에 적용하여 각각에 대응하는 임계값 VT11, VT12, VT21, VT22를 구할 수 있다.
먼저, 서브 트랜지스터 MS11의 임계값 VT11에 대해서는 다음식으로 구할 수 있다.
Figure 112005029480574-pct00002
마찬가지로 하여, 서브 트랜지스터 MS12의 임계값 VT12에 대해서는 다음식으 로 구할 수 있다.
Figure 112005029480574-pct00003
마찬가지로 하여, 서브 트랜지스터 MS21의 임계값 VT21에 대해서는 다음식으로 구할 수 있다.
Figure 112005029480574-pct00004
마찬가지로 하여, 서브 트랜지스터 MS22의 임계값 VT22에 대해서는 다음식으로 구할 수 있다.
Figure 112005029480574-pct00005
전술한 수식에서, d1은 인접하는 서브 트랜지스터의 드레인(소스)간의 거리, d2는 인접하는 서브 트랜지스터 간의 게이트간의 거리, Ws는 서브 트랜지스터의 게이트 폭, Ls는 서브 트랜지스터의 게이트 길이이다.
다음으로, 도 10는, 4 세그먼트형 레이아웃 스킴을 도시하는 도면이다. 도 11은 도 10의 등가 회로를 도시하는 도면이다. M1, M2는 매칭이 취해질 MOS 전계 효과형 트랜지스터이다. 트랜지스터 M1은 서브 트랜지스터 MS11, MS12, MS13 및 MS14로 분할되며, 이들 서브 트랜지스터는 4개의 세그먼트로 배치되어 있다.
마찬가지로, 트랜지스터 M2는 서브 트랜지스터 MS21, MS22, MS23및 MS24로 분할되며, 이들 서브 트랜지스터는 4개의 세그먼트로 배치되어 있다.
이 4 세그먼트 레이아웃 스킴에 대해서도 도 10에 도시한 바와 같이, 원점 O, 구배 진폭 α 및 구배 방위각 θ가 정의되며, 임계값의 모델링 결과를 기술하는 이하의 식이 얻어진다. 즉, 이하의 식에서 서브 트랜지스터 MS11의 임계값을 VT11, 서브 트랜지스터 MS12의 임계값을 VT12, 서브 트랜지스터 MS13의 임계값을 VT13, 서브 트랜지스터 MS14의 임계값을 VT14, 서브 트랜지스터 MS21의 임계값을 VT21, 서브 트랜지스터 MS22의 임계값을 VT22, 서브 트랜지스터 MS23의 임계값을 VT23, 서브 트랜지스터 MS24의 임계값을 VT24로 한다.
Figure 112005029480574-pct00006
전술한 수식에서, d1은 인접하는 서브 트랜지스터의 드레인(소스)간의 거리, Ws는 서브 트랜지스터의 게이트 폭, Ls는 서브 트랜지스터의 게이트 길이이다.
〈발명의 개시〉
전술한 4 세그먼트형 레이아웃 스킴은, 중심점형 레이아웃 스킴에 비해 우수한 매칭 특성을 발휘할 수 있다. 그러나, 4 세그먼트형 레이아웃 스킴은 큰 패턴 면적을 필요로 한다는 결점이 있었다.
따라서, 본 발명의 회로 레이아웃 구조는, 정밀한 매칭이 요구되는 한쌍의 트랜지스터를 도 1에 도시한 바와 같이, 4행 4열의 매트릭스로 배치된 서브 트랜지스터로 분할하여, 각각 4개의 서브 트랜지스터로 이루어지는 4개의 셀을 구성하고, 각 셀에 속하는 서브 트랜지스터가 공통의 중심점을 갖도록 한 레이아웃 구조이다.
이에 따라, 한 쌍의 트랜지스터의 매칭은 4 세그먼트형 레이아웃 스킴의 매칭과 동일한 정도로 우수하며, 또한 패턴 면적이 작은 레이아웃 구조를 실현할 수 있다.
도 1은 본 발명의 실시 형태에 따른 멀티플 공통 중심점형의 레이아웃 구조를 도시하는 평면도.
도 2는 본 발명의 실시 형태에 따른 멀티플 공통 중심점형의 레이아웃 구조의 등가 회로도.
도 3은 본 발명의 실시 형태에 따른 멀티플 공통 중심점형의 레이아웃 구조의 개념도.
도 4는 각종 레이아웃의 시뮬레이션에 이용한 회로의 회로도.
도 5는 HSPICE를 이용한 시뮬레이션의 결과를 나타내는 도면.
도 6은 HSPICE를 이용한 시뮬레이션의 결과를 나타내는 도면.
도 7은 차동 게인단을 나타내는 회로도.
도 8은 공통 중심점형 레이아웃 스킴을 도시하는 평면도.
도 9는 공통 중심점형 레이아웃 스킴의 등가 회로도.
도 10은 4 세그먼트형 레이아웃 스킴을 도시하는 평면도.
도 11은 4 세그먼트형 레이아웃 스킴의 등가 회로도.
〈발명을 실시하기 위한 최량의 형태〉
다음으로 본 발명의 실시 형태에 대하여 도면을 참조하면서 상세하게 설명한다. 도 1은 멀티플 공통 중심점형의 레이아웃 구조(Multiple­Common­Centroid layout configuration)를 도시하는 도면이며, 도 2는 도 1의 등가 회로를 도시하는 도면이다. M1, M2는 매칭이 취해질 MOS 전계 효과형 트랜지스터이다. 메인 트랜지스터인 제1 트랜지스터 M1은 8개의 서브 트랜지스터 MS11, MS12, MS13, MS14, MS15, MS16, MS17, MS18로 분할되어 있다. 이들 서브 트랜지스터는 게이트, 드레인 및 소스는 공통으로 접속되어, 제1 트랜지스터 M1을 형성하고 있다.
또한, 마찬가지로, 메인 트랜지스터인 제2 트랜지스터 M2도 8개의 서브 트랜지스터 MS21, MS22, MS23, MS24, MS25, MS26, MS27, MS28로 분할되어 있다. 그리고, 이들 서브 트랜지스터의 게이트, 드레인 및 소스는 공통으로 접속되어, 제2 트랜지스터 M2를 형성하고 있다.
제1 트랜지스터 M1과 제2 트랜지스터 M2에 의해 차동 앰프의 차동 입력 페어 트랜지스터를 구성할 수 있다. 또한, 제1 트랜지스터 M1과 제2 트랜지스터 M2에 의해 커런트 미러를 구성하는 경우에는, 각각의 서브 트랜지스터의 게이트끼리 공통으로 접속하면 된다.
제1 및 제2 트랜지스터 M1, M2를 구성하고 있는 상기 16개의 서브 트랜지스터는, 전체로서 볼 때 4행 4열의 매트릭스로 배치되어 있다. 이 매트릭스는 4개의 셀로 구성되어 있다. 제1 셀 C1은, 서브 트랜지스터 MS11, MS12, 서브 트랜지스터 MS21, MS22로 구성되어 있다.
제2 셀 C2는, 서브 트랜지스터 MS13, MS14, 서브 트랜지스터 MS23, MS24로 구성되어 있다. 제3 셀 C3은, 서브 트랜지스터 MS15, MS16, 서브 트랜지스터 MS25, MS26으로 구성되어 있다. 제4 셀 C4는, 서브 트랜지스터 MS17, MS18, 서브 트랜지스터 MS27, MS28로 구성되어 있다.
제1 셀 C1에 대하여 상세하게 설명하면, 제1 행 제1 열에 서브 트랜지스터 MS21, 제2 행 제2 열에 서브 트랜지스터 MS22가 배치되며, 제1 행 제2 열에 서브 트랜지스터 MS11, 제2 행 제1 열에 서브 트랜지스터 MS12가 배치되어 있고, 이들 서브 트랜지스터는 공통의 중심점 P1을 갖고 있다.
이들 서브 트랜지스터는 열 방향으로 소스 드레인이 평행하게 배치되며, 행 방향으로 게이트가 평행하게 배치되어 있다. 그리고, 제2 셀 C2, 제3 셀 C3, 제4 셀 C4는 제1 셀 C1에 기초하여 대칭 배치로 구성되어 있다. 이들 제2 셀 C2, 제3 셀 C3, 제4 셀 C4는 각각의 공통의 중심점 P2, P3, P4를 갖고 있다.
도 3은 그 대칭 배치의 개념을 알기 쉽게 설명한 레이아웃도이다. 도면에서, 제1 트랜지스터 M1을 구성하는 서브 트랜지스터에 「1」의 부호를 붙이고, 제2 트랜지스터 M2를 구성하는 서브 트랜지스터에 「2」의 부호를 붙이고 있다. 이 도면으로부터 알 수 있는 바와 같이, 제2 셀 C2는 제1 셀 C1을 대칭선 MR1에 대하여 선대칭(미러 대칭)으로 배치함으로써 얻어진다. 또한, 제3 셀 C3은 제1 셀 C1을 대칭선 MR2에 대하여 선대칭으로 배치함으로써 얻어진다. 제4 셀 C4는 제2 셀 C2를 대칭선 MR2에 대하여 선대칭으로 배치함으로써 얻어진다.
이렇게 하여, 제1 트랜지스터 M1 및 제2 트랜지스터 M2의 회로 레이아웃 구조가 얻어진다. 이것을 1개의 매크로 셀 MC1로 하면, 이 매크로 셀 MC1에 기초하여, 대칭선 MR3에 대하여 선대칭인 매크로 셀 MC2가 얻어진다. 그리고, 또한 매크로 셀 MC1, MC2에 기초하여, 대칭선 MR4에 대하여 선대칭인 매크로 셀 MC3, MC4를 얻을 수 있다.
또한, 매크로 셀 MC1, MC2, MC3, MC4를 대칭선 MR5에 대하여 선대칭으로 배치하여 매크로 셀(도시 생략)을 구성할 수 있다. 이러한 대칭 배치를 반복함으로써 매크로 셀을 무한하게 늘릴 수 있다.
다음으로, 전술한 임계값 전압 모델을 상기 16개의 서브 트랜지스터에 적용하면, 각 서브 트랜지스터의 임계값은 이하의 식으로 구할 수 있다. 도 1에서, 원점 O, 구배 진폭 α 및 구배 방위각 θ가 정의되어 있다.
Figure 112005029480574-pct00007
Figure 112005029480574-pct00008
전술한 수식에서, d1은 인접하는 서브 트랜지스터의 드레인(소스)간의 거리, d2, d3은 인접하는 서브 트랜지스터 간의 게이트간의 거리, Ws는 서브 트랜지스터의 게이트 폭, Ls는 서브 트랜지스터의 게이트 길이이다.
다음으로, HSPICE를 이용한 시뮬레이션에 대하여 설명한다. 이 시뮬레이션의 목적은, 구배 방위각 θ의 변화에 대하여, 각종 트랜지스터 매칭 레이아웃이 어떠한 특성을 나타내는지를 체크하는 것이다. 모든 시뮬레이션에 공통인 파라미터는, d1=d2=d3=4㎛, α=0.5㎷/㎛, VT=0.7V이다.
도 4는 시뮬레이션에 이용한 회로의 회로도를 나타낸다. 메인 트랜지스터인 제1 트랜지스터 M1은 N개의 서브 트랜지스터 MS11∼MS1N으로 구성되며, 이들 게이트에 공통으로 바이어스 전압 VB를 인가되어 있다. 또한, 서브 트랜지스터 MS11∼ MS1N의 공통의 드레인 D1은 저항 R을 통해 높은 전원 Vdd가 인가되어 있다. 또한 서브 트랜지스터 MS11∼MS1N의 공통의 소스 S1은 낮은 전원 Vss가 인가되어 있다.
또한, 메인 트랜지스터인 제2 트랜지스터 M2는 N개의 서브 트랜지스터 MS21∼MS2N으로 구성되며, 이들 게이트에 공통으로 바이어스 전압 VB가 인가되어 있다. 또한, 서브 트랜지스터 MS21∼MS2N의 공통의 드레인 D2는 저항 R을 통해 높은 전원 Vdd가 인가되어 있다. 또한 서브 트랜지스터 MS21∼MS2N의 공통의 소스 S2는 낮은 전원 Vss가 인가되어 있다.
여기서, 모든 시뮬레이션의 실행에 대하여, 백분율 미스매치(Percentage Mismatch)를 다음식에 의해 정의한다.
Figure 112005029480574-pct00009
Figure 112005029480574-pct00010
여기서, IM1은 제1 트랜지스터 M1을 흐르는 전류이며, IM2는 제2 트랜지스터 M2를 흐르는 전류이다. 다른 트랜지스터 매칭 레이아웃의 특성을 비교하기 위해 2 세트의 시뮬레이션을 행하였다. 제1 세트에서는, 서브 트랜지스터의 사이즈가 모든 레이아웃 스킴에 대하여, Ws=10㎛, Ls=10㎛로 설정되어 있다.
이와 같이 하면, 각종 레이아웃 스킴의 폭 W 및 길이 L은 이하와 같다.
공통 중심형 레이아웃: W=20㎛ L=10㎛
4 세그먼트형 레이아웃: W=40㎛ L=10㎛
멀티플 공통 중심점형 레이아웃: W=80㎛ L=10㎛
도 5는 이 제1 세트의 시뮬레이션 결과를 나타내는 도면이다. 횡축은 구배 방위각 θ, 종축은 백분율 미스매치(%)를 나타내고 있다. 이 결과로부터 분명한 바와 같이, 본 발명의 멀티플 공통 중심점형 레이아웃은 공통 중심점형 레이아웃에 필적하는 매칭 특성의 개선을 나타내고 있다. 즉, 멀티플 공통 중심점형 레이아웃의 백분율 미스매치(%)는, 공통 중심점형 레이아웃의 백분율 미스매치보다 3자릿수 이상 작다.
제2 세트의 시뮬레이션은, 제1 트랜지스터 M1 및 제2 트랜지스터 M2의 사이즈가, 모든 레이아웃 스킴에 대하여 동일하다는 조건 하에서 실행되었다. 즉, 제1 트랜지스터 M1 및 제2 트랜지스터 M2의 폭 W는 80㎛, 길이 W를 10㎛로 하였다. 이와 같이 하면, 각종 레이아웃 스킴의 서브 트랜지스터의 크기는 이하와 같아진다.
공통 중심형 레이아웃: Ws=40㎛ Ls=10㎛
4 세그먼트형 레이아웃: Ws=20㎛ Ls=10㎛
멀티플 공통 중심점형 레이아웃: Ws=10㎛ Ls=10㎛
도 6은 제2 세트의 시뮬레이션 결과를 나타내는 도면이다. 횡축은 구배 방위각 θ, 종축은 백분율 미스매치(%)를 나타내고 있다. 이 결과로부터 분명한 바와 같이, 본 발명의 멀티플 공통 중심점형 레이아웃의 백분율 미스매치(%)는 다른 어떤 레이아웃과 비교해도, 개선되어 있다.
또한, 본 발명의 멀티플 공통 중심점형 레이아웃은, 4 세그먼트형 레이아웃 에 비해 레이아웃 영역이 적다는 특징을 갖고 있다. 이 멀티플 공통 중심점형 레이아웃에 의한 매칭 개선 효과는, 공통 중심점형 레이아웃에 비해 레이아웃 영역을 여분으로 조금만 필요로 하는 것만으로 얻을 수 있다.
표 1은, 3개의 다른 레이아웃 스킴의 면적을 계산하는 식과, 공급된 1 세트의 파라미터에 대하여 계산된 면적을 나타내고 있다. 메인 트랜지스터인 제1 트랜지스터 M1 및 제2 트랜지스터 M2의 크기는, 모든 레이아웃 스킴에 대하여, 폭 W는 80㎛, 길이 W는 10㎛이며, d1=d2=d3=4㎛이다.
공통 중심점형 레이아웃에서는, 각각의 메인 트랜지스터가 2개의 서브 트랜지스터로 분할되며, 각각의 서브 트랜지스터의 폭 Ws는 40㎛, 길이 Ls는 10㎛이다. 4 세그먼트형 레이아웃에서는, 각각의 메인 트랜지스터가 4개의 서브 트랜지스터로 분할되며, 각각의 서브 트랜지스터의 폭 Ws는 20㎛, 길이 Ls는 10㎛이다.
본 발명의 멀티플 공통 중심점형 레이아웃에서는 각각의 메인 트랜지스터가 8개의 서브 트랜지스터로 분할되며, 각각의 서브 트랜지스터의 폭 Ws는 10㎛, 길이 Ls는 10㎛이다.
Figure 112005029480574-pct00011
*Ls와 Ws는 서브 트랜지스터의 사이즈를 나타냄
*L과 W는 전체 트랜지스터의 사이즈를 나타냄
전술한 바와 같이, 본 발명의 멀티플 공통 중심점형 레이아웃에 따르면, 4 세그먼트형 레이아웃에 필적하는 매칭 특성이 얻어지며, 또한 레이아웃 영역을 적게 할 수 있다는 효과를 갖는다.
특히, 본 발명의 레이아웃을 오피 앰프의 차동 트랜지스터 페어나 커런트 미러를 구성하는 트랜지스터 페어에 적용함으로써, 낮은 오프셋의 오피 앰프를 실현할 수 있다.

Claims (7)

  1. 제1 및 제2 트랜지스터는, 4개의 서브 트랜지스터를 포함하는 제1 셀, 제2 셀, 제3 셀 및 제4 셀로 구성되며, 제1 셀, 제2 셀, 제3 셀 및 제 4셀은 각각 2개의 제1 트랜지스터의 서브 트랜지스터와 2개의 제2 트랜지스터의 서브 트랜지스터를 포함하고, 전체로서 4행 4열의 매트릭스로 배치된 16개의 서브 트랜지스터로 이루어지는 회로 레이아웃 구조로서,
    상기 제1 셀은, 제1 행 제1 열 및 제2 행 제2 열에 상기 제2 트랜지스터를 구성하는 서브 트랜지스터가 각각 배치되며, 제1 행 제2 열 및 제2 행 제1 열에 상기 제1 트랜지스터를 구성하는 서브 트랜지스터가 각각 배치되고, 또한 이들 서브 트랜지스터는 공통의 중심점에 대하여 대칭으로 배치되어 이루어지며,
    상기 제2 셀 및 제2 셀에서의 제1 트랜지스터의 서브 트랜지스터와 제2 트랜지스터의 서브 트랜지스터는, 상기 제1 셀 및 제1 셀에서의 제1 트랜지스터의 서브 트랜지스터와 제2 트랜지스터의 서브 트랜지스터에 대하여 선대칭으로 배치되어 이루어지고,
    상기 제3 셀 및 상기 제4 셀, 및 제3 셀 및 제4 셀에서의 제1 트랜지스터의 서브 트랜지스터와 제2 트랜지스터의 서브 트랜지스터는, 상기 제1 셀 및 상기 제 2 셀, 및 제1 셀 및 제2 셀에서의 제1 트랜지스터의 서브 트랜지스터와 제2 트랜지스터의 서브 트랜지스터에 대하여 선대칭으로 배치되어 이루어지는 것을 특징으로 하는 회로 레이아웃 구조.
  2. 제1항에 있어서,
    상기 제1 트랜지스터를 구성하는 각 서브 트랜지스터의 게이트와 상기 제2 트랜지스터를 구성하는 각 서브 트랜지스터의 게이트가 공통 접속되며, 상기 제1 및 제2 트랜지스터가 커런트 미러 회로를 구성하는 것을 특징으로 하는 회로 레이아웃 구조.
  3. 제1항에 있어서,
    상기 제1 트랜지스터를 구성하는 각 서브 트랜지스터의 게이트가 공통으로 접속되어 상기 제1 트랜지스터의 게이트를 구성하며, 상기 제2 트랜지스터를 구성하는 각 서브 트랜지스터의 게이트가 공통 접속되어 상기 제2 트랜지스터의 게이트를 구성하는 것을 특징으로 하는 회로 레이아웃 구조.
  4. 제3항에 있어서,
    상기 제1 및 제2 트랜지스터가 차동 앰프의 차동 입력 페어 트랜지스터를 구성하는 것을 특징으로 하는 회로 레이아웃 구조.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터를 구성하는 각 서브 트랜지스터의 소스가 공통 접속되며, 또한 상기 제1 트랜지스터를 구성하는 각 서브 트랜지스터의 드레인이 공통 접속된 것을 특징으로 하는 회로 레이아웃 구조.
  6. 제5항에 있어서,
    상기 제2 트랜지스터를 구성하는 각 서브 트랜지스터의 소스가 공통 접속되며, 또한 상기 제2 트랜지스터를 구성하는 각 서브 트랜지스터의 드레인이 공통 접속된 것을 특징으로 하는 회로 레이아웃 구조.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 셀, 제2 셀, 제3 셀 및 제4 셀로 이루어지는 회로가, 선대칭으로 되도록 복수 배치되어 있는 것을 특징으로 하는 회로 레이아웃 구조.
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