WO2004051741A1 - 回路レイアウト構造 - Google Patents

回路レイアウト構造 Download PDF

Info

Publication number
WO2004051741A1
WO2004051741A1 PCT/JP2003/015328 JP0315328W WO2004051741A1 WO 2004051741 A1 WO2004051741 A1 WO 2004051741A1 JP 0315328 W JP0315328 W JP 0315328W WO 2004051741 A1 WO2004051741 A1 WO 2004051741A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
sub
transistors
cell
layout
Prior art date
Application number
PCT/JP2003/015328
Other languages
English (en)
French (fr)
Inventor
Aggarwal Sachin
Original Assignee
Sanyo Electric Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co., Ltd. filed Critical Sanyo Electric Co., Ltd.
Priority to AU2003289122A priority Critical patent/AU2003289122A1/en
Priority to JP2004556873A priority patent/JP4676201B2/ja
Priority to US10/537,124 priority patent/US7307294B2/en
Publication of WO2004051741A1 publication Critical patent/WO2004051741A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Definitions

  • the present invention relates to a circuit layout structure, for example, in a circuit having a transistor pair such as a current mirror circuit and a differential amplifier, the circuit layout structure having improved transistor pair matching characteristics.
  • FIG. 7 is a circuit diagram showing a differential gain stage.
  • a pair of MOS transistors M 3 and M 4 form a current mirror circuit 10
  • another pair of MOS transistors M l and M 2 form a differential input pair 11, respectively.
  • a pair of MOS transistors must be precisely matched.
  • the most basic layout scheme for configuring the current mirror circuit 10 is a horizontal layout scheme.
  • a better alternative is the Common-Centroid Layout Scheme.
  • FIG. 8 is a diagram showing a common central point type rate scheme.
  • FIG. 9 is a diagram showing an equivalent circuit of FIG. Ml and M2 are MOS field-effect transistors to be matched. Transistor Ml is divided into sub-transistors MS11 and MS21, and transistor M2 is similarly divided into sub-transistors MS21 and MS22.
  • these sub-transistors have a common center point P, and are therefore called a common center point type layout scheme.
  • the gate, drain and source of the sub-transistors MS 11 and MS 21 are commonly connected to form a transistor Ml, and similarly, the sub-transistor MS 21 and the sub-transistor MS 21 ⁇ ⁇
  • the gate, drain and source of M 2 S 2 are commonly connected to form transistor M 2.
  • transistors of various layouts are modeled.
  • the active area means the active region of the sub-transistor, that is, the channel region through which current flows.
  • V T (X, y) is a local threshold voltage depending on the x, y coordinates, and the average value is obtained by dividing the threshold voltage over the active region.
  • the threshold voltage changes depending on the location in the plane of the wafer for process reasons, and the change in the threshold voltage is represented by a gradient amplitude (a) from the origin O shown in FIG. And ⁇ 3 ⁇ 4 ”can be modeled by introducing a gradient direction 0.
  • V T V T +- ⁇ -acos0 + — sm0
  • the threshold VT of the sub-transistor MS 21. i is given by available
  • d 1 is the distance between the drains (sources) of adjacent sub-transistors
  • d 2 is the distance between the gates of adjacent sub-transistors
  • W s is the gate width of the sub-transistor
  • L s is This is the gate length of the sub-transistor.
  • FIG. 10 is a diagram showing a 4-segment layout scheme.
  • FIG. 11 is a diagram showing an equivalent circuit of FIG. Ml and M2 are MOS field-effect transistors to be matched.
  • Transistor Ml is divided into sub-transistors MS 11, MS 12, MS 13 and MS 14, and these sub-transistors are arranged in four segments.
  • the transistor M2 is divided into sub-transistors MS21, MS22, MS23 and MS24, and these subtransistors are arranged in four segments.
  • the origin 0, the gradient amplitude ⁇ and the gradient azimuth ⁇ are defined. can get. That is, in the following equation, the threshold value of the sub-transistor MS 11 is set to V T ! ! , The threshold value of the sub-transistor MS 1 2 V T ! 2, Set the threshold value of the sub-transistor MS 13 to V T !
  • V T22 V T + W + — + ⁇ 1 cos0- ⁇ ⁇ + _ dLA
  • d 1 is the distance between the drains (sources) of adjacent sub-transistors
  • W s is the gate width of the sub-transistor
  • L s is the gate length of the sub-transistor
  • the 4-segment type late scheme described above can exhibit excellent matching characteristics as compared with the center point type late scheme.
  • the 4-segment layout scheme has the disadvantage of requiring a large pattern area. I got it.
  • the circuit layout structure of the present invention is divided into sub-transistors arranged in a matrix of 4 rows and 4 columns, as shown in FIG.
  • This is a layered structure in which four cells each composed of four sub-transistors are formed, and the sub-transistors belonging to each cell have a common center point.
  • FIG. 1 is a plan view showing a multiple common center point type rate structure according to the embodiment of the present invention
  • FIG. 2 is an equivalent circuit of the multiple common center point type rate structure according to the embodiment of the present invention
  • FIG. 3 is a conceptual diagram of a multiple common center point type layout structure according to the embodiment of the present invention
  • FIG. 4 is a circuit diagram of a circuit used for simulation of various layouts.
  • FIG. 5 is a diagram showing the results of a simulation using HSPICE
  • FIG. 6 is a diagram showing the results of a simulation using HSPICE
  • FIG. FIG. 8 is a circuit diagram showing a gain stage
  • FIG. 8 is a plan view showing a common center point type layout scheme
  • FIG. 9 is an equivalent circuit diagram of the common center point type layout scheme, and FIG. 4-segment layout scheme Is a plan view showing, first Fig. 1 is an equivalent circuit diagram of a 4 segmenting preparative layout Tosuki over arm. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 2 is a view showing a layout structure of a multiple common center point type (Multiple-Common-Centroid layout configuration), and FIG. 2 is a view showing an equivalent circuit of FIG. M 1 and M 2 are MOS field-effect transistors to be matched.
  • the first transistor Ml which is the main transistor, is connected to eight sub-transistors MS11, MS12, MS13, MS14, MS15, MS16, MS17, MSI8. Has been split.
  • the gate, drain, and source of these sub-transistors are commonly connected to form a first transistor Ml.
  • the second transistor M 2 which is the main transistor, has eight sub-transistors MS 21, MS 22, MS 23, MS 24, MS 24, MS 26, MS 27, MS 28 has been split.
  • the gate, drain, and source of these sub-transistors are commonly connected to form a second transistor M2.
  • the first transistor Ml and the second transistor M2 can constitute a differential input pair transistor of the differential amplifier.
  • the gates of the respective sub-transistors may be connected in common.
  • the above-mentioned 16 sub-transistors constituting the first and second transistors Ml and M2 are arranged in a matrix of 4 rows and 4 columns as a whole. This matrix consists of four cells.
  • the first cell C 1 includes sub-transistors MS 11 and MS 12 and sub-transistors MS 21 and MS 22.
  • the second cell C 2 includes sub-transistors MS 13 and MS 14 and sub-transistors MS 23 and MS 24.
  • the third cell C3 includes subtransistors MS15 and MS16 and subtransistors MS25 and MS26.
  • the fourth cell C 4 includes sub transistors MS 17, MS 18, Transistors MS 27 and MS 28.
  • Transistor MS11, sub-transistor MS12 is arranged in the second row and the first column, and these sub-transistors have a common center point P1.
  • the source and the drain are arranged in parallel in the column direction, and the gates are arranged in parallel in the row direction.
  • the second cell C 2, the third cell C 3, and the fourth cell C 4 are configured in a symmetrical arrangement based on the first cell C 1.
  • the second cell C2, the third cell C3, and the fourth cell C4 have respective common center points P2, P3, and P4.
  • FIG. 3 is a layout diagram for explaining the concept of the symmetrical arrangement in an easy-to-understand manner.
  • the sub-transistor forming the first transistor M1 is denoted by “1”
  • the sub-transistor forming the second transistor M2 is denoted by “2”.
  • the second cell C2 is obtained by arranging the first cell C1 in line symmetry (mirror symmetry) with respect to the symmetry line MR1.
  • the third cell C3 is obtained by arranging the first cell C1 symmetrically with respect to the symmetry line MR2.
  • the fourth cell C4 is obtained by arranging the second cell C2 axisymmetrically with respect to the symmetry line MR2.
  • a circuit layout structure of the first transistor Ml and the second transistor M2 is obtained. If this is defined as one macro cell MC 1, a macro cell MC 2 that is symmetrical with respect to the symmetry line MR 3 is obtained based on the macro cell MC 1. Then, based on the macrocells MC I and MC 2, the macro cells MC 3 and MC 4 symmetrical with respect to the symmetry line MR 4 can be obtained.
  • a macro cell (not shown) can be configured by arranging the macro cells MC I, MC 2, MC 3, and MC 4 symmetrically with respect to the symmetry line MR 5. Such a symmetric arrangement The number of macro cells can be increased indefinitely by repeating the placement.
  • the threshold value of each sub-transistor is given by the following equation. In FIG. 1, the origin 0, the gradient amplitude ⁇ and the gradient azimuth ⁇ are defined. f3W
  • V Tn V T + ⁇ ⁇ + d, cos ⁇ + ⁇ 7 + 2d + d 3 sin (9
  • V T12 V T + — acosO +--+ d 2 + d, sin (9
  • V TU V T + ⁇ cos0 + ⁇ -+ d 2 + d 3 sia0
  • V TX6 V T + ⁇ ⁇ -+ d, cos ⁇ + — orsin ⁇
  • V T2l V T +-cos0 + a-+ 2d 2 + d 3
  • V T27 V T + ⁇ + 2d, cos0 + ⁇ sin (9
  • V T2 V T + ⁇ + 3d, cos ⁇ + — orsin ⁇
  • d 1 is the distance between the drains (sources) of adjacent sub-transistors
  • d 2 and d 3 are the distances between the gates of adjacent sub-transistors
  • W s is the gate width of the sub-transistor
  • L s is the gate length of the sub-transistor.
  • the first transistor M l is a main transistor is comprised et or N sub transistor MS 1 1 ⁇ MS IN, commonly to the gate I Paiasu voltage V B is applied.
  • a high power supply Vdd is applied to the common drain D1 of the sub-transistors MS11 to MSIN through the resistor R. Also, the sub-transistor MS 1; A low power supply V ss is applied to the common source S 1.
  • the second transistor M 2 is a main transistor is composed of N sub-Tran register MS 2 1 ⁇ MS 2 N, the bias voltage V B commonly to gate is applied.
  • a high power supply Vdd is applied to the common drain D2 of the sub-transistors MS21 to MS2N through the resistor R.
  • the low power supply V ss is applied to the common source S2 of the sub-transistors MS21 to MS2N.
  • Percentage Mismatch xlOO
  • I M1 is the current flowing through the first transistor M 1 and I M2 is the current flowing through the second transistor M 2.
  • Two sets of simulations were performed to compare the characteristics of different transistor matching layouts.
  • L s 1 ⁇ for all the rate schemes.
  • FIG. 5 is a diagram showing the simulation result of the first set.
  • the horizontal axis shows the gradient azimuth ⁇ , and the vertical axis shows the percentage mismatch (%).
  • the multiple common center point type of the present invention shows an improvement in matching characteristics comparable to that of the common center point type.
  • the percentage mismatch of the multiple common centered layout is the same as that of the common centered layout. Three orders of magnitude smaller.
  • the simulation of the second set was performed under the condition that the size of the first transistor Ml and the size of the second transistor M2 were equal for all the rate schemes. That is, the width W of the first transistor M1 and the width of the second transistor M2 were 80 ⁇ , and the length W was 1 ⁇ . Then, the sizes of the sub-transistors in the various layout schemes are as follows.
  • FIG. 9 is a diagram showing a result of the operation.
  • the horizontal axis shows the gradient azimuth angle ⁇ , and the vertical axis shows the percentage mismatch (%).
  • the percentage mismatch (%) of the multiple common center point type layout of the present invention is improved as compared with any of the other layouts.
  • the multiple common center point type layout of the present invention has a feature that the layout area is smaller than that of the 4-segment type layout.
  • the effect of improving the matching by the multiple common center point type layout can be obtained by only slightly requiring an additional layout area as compared with the common center point type layout.
  • the table on the next page shows the formulas for calculating the area for three different layout schemes, and the calculated area for a given set of parameters.
  • each main transistor is divided into two sub-transistors, and each sub-transistor has a width W s of 40 ⁇ and a length s of 1 ⁇ .
  • each main transition The sub-transistor is divided into four sub-transistors. Each sub-transistor has a width W s of 20 ⁇ and a length L s of 10 ⁇ .
  • each of the main transistor data is divided into eight sub-transistors, the width W s of the respective sub-transistors 1 0 ⁇ , the length L s is 1 0 ⁇ .

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

メイントランジスタM1,M2を4行4列のマトリクスに配置されたサブトランジスタに分割し、それぞれ4つのサブトランジスタから成る4つのセルを構成し、各セルに属するサブトランジスタが共通の中心点を有するようにした。これにより、メイントランジスタM1,M2のトランジスタのマッチングは4セグメント型レイアウトスキームのそれと同程度に優れ、しかもパターン面積が小さいレイアウト構造を実現することができる。

Description

明 細 書 回路レイアウ ト構造 技術分野
本発明は、 回路レイアウ ト構造に関し、 例えばカレン ト ミ ラー回路や差動アン プのよ う に トランジスタペアを有した回路において、 トランジスタペアのマッチ ング特性を向上させた回路レイァゥ 卜構造に関する。 背景技術
トランジスタ間の精密なマッチングは、 カレン トミ ラー回路や差動アンプの構 成にとって重要である。 特に、 この精密なマッチングは、 低オフセッ 卜のォペア ンプを得るための助けとなる。 第 7図は差動ゲイン段を示す回路図である。 一対 の M O S トランジスタ M 3 , M 4がカレン トミラー回路 1 0を形成しており、 も う一対の M O S トランジスタ M l , M 2が差動入力ペア 1 1 を構成しており、 そ れぞれの一対の M O S トランジスタは精密にマッチングすることが要求される。 カレン ト ミ ラー回路 1 0を構成するための最も基本的なレイァゥ トスキームは、 横型レイアウ トスキーム （Lateral Layout Scheme) である。 これよ り も優れた 選択肢は、 共通中心点型 レイ ァ ゥ ト ス キーム （ Common- Centroid Layout Scheme ) である。 これらのレイァゥ トスキーム及ぴ 4セグメン ト型レイァゥ トス キーム （Four-Segment Layout Scheme ) と呼ばれるスキームは以下に掲げる文 献に記載されている。
マ才ーフエング ラン， ァユルクマル タ ミネディ及びランダ一ノレ ガイア 「マッチング特性向上のためのカ レン トミ ラーレイアウ ト戦略」 アナログ イン テグレーテツ ド サーキッッ アン ド シグナル プロセッシング 第 2 8卷、 9一 2 6頁、 2 0 0 1年 7月
(Mao-Feng Lan, Anikumar Tammineedi and Randall Geiger," Current Mirror Layout Strategies for Enhanced Matching Performance" .Analog Integrated Circuits and Siganl Processing, Vol28, PP.9- 26, July 2001)
以下、 これらの従来のレイアウ トスキームについて説明する。 第 8図は、 共通 中心点型レイァゥ トスキームを示す図である。 第 9図は第 8図の等価回路を示す 図である。 M l , M 2はマッチングがと られるべき MO S電界効果型 トランジス タである。 トランジスタ M l はサブ トランジスタ MS 1 1及び M S 2 1 に分割さ れ、 同様に トランジスタ M 2はサブ トランジスタ MS 2 1及び M S 2 2に分割さ れている。
第 8図に示すよ う これらのサブ トランジスタは共通の中心点 Pを有するため、 共通中心点型レイアウ トスキームと呼ばれている。 また、 第 9図に示すよ う に、 サブトランジスタ M S 1 1及び MS 2 1 のゲー 卜、 ドレイン及ぴソースは共通に 接続されて トランジスタ M l を構成し、 同様に、 サブ トランジスタ M S 2 1及ぴ M 2 S 2のゲー ト、 ドレイ ン及ぴソースは共通に接続されて トランジスタ M 2を 構成している。
ところで、 以下に掲げる トランジスタのマッチングに関する文献及びプロセス に依存したレイァゥ ト構造を参照する と、 様々なレイァゥ 卜の トランジスタがモ デル化されている。
エミ ' ジエイ . ェム ぺ/レグロム， エー ' シ一 . ジエイ ドウインマイジェノレ 及びエー . ピー . ジー ゥエルパース ΓΜΟ S トランジスタのマッチング特性」 アイ . ィー . ィ一 . ィー ジエイ . エス . エス . シー S C— 2 4卷、 1 4 3 3 一 1 4 3 9頁、 1 9 8 9年
M.J.M. Pelgrom, A.C. J.Duinmaijer and A.P.G. Welbers, "Matching properties of MOS transistors"IEEE JSSC'Vol.sc-24,PP.1433-1439, 1989. そのよ うなデパイスの等価的なしきい値電圧は同文献によれば次式で与えら れる。
J (x,） ctx£fy
v =
q ActiveArea
ここで、 Active Area とはサブ トランジスタの活性化領域、 つま り電流が流れ るチャネル領域を意味している。 VT ( X , y ) は x , y座標に依存した局所的 なしきい値電圧であり、 これを活性化領域に亘つて面積分してその平均値を求め ている。 また、 しきい値電圧はプロセス上の理由からウェハーの面内で場所によって変 化しており、 このしきい値電圧の変化を、 第 8図中に示す原点 Oからの勾配振幅 (gradient amplitude; a 及び ·¾」 方 角 (gradient direction) 0 を導入すること でモデル化することができる。 そこで、 このよ うなしきい値電圧モデルを上記のサブ トランジスタ M S 1 1 , M S 1 2 , M S 2 1 , M S 2 2に適用してそれぞれに対応する しきい値 VT ， VT 1 2 , VT 2！ , VT 2 2を求めることができる。 まず、 サブ トランジスタ M S 1 1 のしきい値 VT 1 1については次式で与えられ る。
MSll: ril
Figure imgf000005_0001
W
Figure imgf000005_0002
V
Figure imgf000006_0001
T，U
L
Figure imgf000006_0002
2 ノ
同様にして、 サブ トランジスタ MS 1 2のしきい値 VT 1 2については次式で与 えられる。
MS12: VT =VT +-^-acos0 +— sm0
2
同様にして、 サブ トランジスタ MS 2 1 のしきい値 V T 。 iについては次式で与 えられる
Figure imgf000007_0001
同様にして、 サブ トランジスタ M S 2 2のしきい値 VT 2 2については次式で与 えられる。
Figure imgf000007_0002
上述の数式において、 d 1 は隣接するサブ トランジスタの ドレイン （ソース） 間の距離、 d 2は隣接するサブ トランジスタ間のゲー ト間の距離、 Wsはサブ ト ランジスタのゲー ト幅、 L sはサブ トランジスタのゲー ト長である。
次に、 第 1 0図は、 4セグメ ン ト型レイアウ トスキームを示す図である。 第 1 1 図は第 1 0図の等価回路を示す図である。 M l , M 2はマッチングがと られる べき MO S電界効果型トランジスタである。 トランジスタ M l はサブ トランジス タ MS 1 1 , MS 1 2 , MS 1 3及ぴ M S 1 4に分割され、 これらのサブ トラン ジスタは 4つのセグメン 卜に配置されている。
同様に、 トランジスタ M 2はサブ トランジスタ M S 2 1 , M S 2 2 , M S 2 3 及び M S 2 4に分割され、 これらのサブ トランジスタは 4つのセグメン 卜に配置 されている。
この 4セグメン ト レイアウ トスキームについても第 1 0図中に示すよ う に、 原 点 0、 勾配振幅 α及ぴ勾配方位角 Θが定義され、 しきい値のモデリング結果を記 述する以下の式が得られる。 すなわち、 以下の式においてサブ トランジスタ MS 1 1のしきい値を VT！！ , サブ トランジスタ MS 1 2のしきい値を VT！ 2 , サブ トランジスタ MS 1 3のしきい値を VT！ 3、 サブ ト ランジスタ M S 1 4のしきい 値を VT 1 4、 サブトランジスタ M S 2 1 のしきい値を VT 2 1、 サブトランジスタ M S 2 2のしきい値を VT 2 2、 サブ トランジスタ MS 2 3のしきい値を VT 2 3、 サブ トランジスタ MS 2 4のしきい値を V T 2 4とする
Figure imgf000008_0001
w L 3d, W
S22: VT22 = VT + W +— + ~ 1 cos0- \ ― + _ dLA
2 2 .2 2)
Figure imgf000008_0002
上述の数式において、 d 1は隣接するサブ トランジスタの ドレイ ン （ソース） 間の距離、 Wsはサブ トランジスタのゲー ト幅、 L sはサブ トランジスタのゲ一 卜 長である。 発明の開示
上述した 4セグメ ン ト型レイァゥ トスキームは、 中心点型レイァゥ トスキーム に比して優れたマッチング特性を発揮することができる。 しかしながら、 4セグ メン ト型レイアウ トスキームは大きなパターン面積を必要とするという欠点があ つた。
そこで、 本発明の回路レイァゥ ト構造は、 精密なマッチングが要求される一 対の トランジスタ第 1 図に示すよ うに、 4行 4列のマ ト リ クスに配置されたサ ブ トランジスタに分割し、 それぞれ 4つのサブ トランジスタから成る 4つのセ ルを構成し、 各セルに属するサブ トランジスタが共通の中心点を有するよ うに したレイァゥ ト構造である。
これにより、 一対の トランジスタのマッチングは 4セグメン ト型レイァゥ ト スキ一ムのそれと同程度に優れ、 しかもパターン面積が小さいレイァゥ ト構造 を実現することができる。 図面の簡単な説明
第 1 図は本発明の実施形態に係るマルチプル共通中心点型のレイァゥ ト構造を 示す平面図であり、第 2図は本発明の実施形態に係るマルチプル共通中心点型の レイァゥ ト構造の等価回路図であり、第 3図は本発明の実施形態に係るマルチプ ル共通中心点型のレイァゥ ト構造の概念図であり、 第 4図は各種のレイアウ トの シミ ュ レーショ ンに用いた回路の回路図であり、 第 5図は H S P I C Eを用いた シミ ュ レーショ ンの結果を示す図であり、第 6図は H S P I C Eを用いたシミ ュ レーショ ンの結果を示す図であり、 第 7図は差動ゲイン段を示す回路図であり、 第 8図は共通中心点型レイアウ トスキームを示す平面図であり、 第 9図は共通中 心点型レイァゥ 卜スキームの等価回路図であり、 第 1 0図は 4セグメ ン ト型レイ アウ トスキームを示す平面図であり、 第 1 1 図は 4セグメ ン ト型レイアウ トスキ ームの等価回路図である。 発明を実施するための最良の形態
次に本発明の実施形態について図面を参照しながら詳細に説明する。 第 1 図は W
マルチプル共通中心点型のレイァゥ ト構造 （Multiple-Common-Centroid layout configuration) を示す図であり、 第 2図は第 1 図の等価回路を示す図である。 M 1 , M 2はマッチングがと られるべき MO S電界効果型 トランジスタである。 メ イ ン トランジスタである第 1の トランジスタ M l は 8個のサブ トランジスタ MS 1 1， MS 1 2 , MS 1 3 , MS 1 4 , MS 1 5 , M S 1 6 , M S 1 7 , MS I 8 に分割されている。 これらのサブ トランジスタはゲー ト、 ドレイン及びソース は共通に接続され、 第 1 の トランジスタ M l を形成している。
また、 同様に、 メイン トランジスタである第 2の トランジスタ M 2 も 8個のサ ブ トランジスタ M S 2 1 , M S 2 2 , M S 2 3 , M S 2 4 , M S 2 5 , M S 2 6 , M S 2 7， M S 2 8に分割されている。 そして、 これらのサブ トランジスタはゲ — ト、 ドレイ ン及ぴソースは共通に接続され、 第 2の トランジスタ M 2を形成し ている。
第 1 の トランジスタ M l と第 2の トランジスタ M 2 とで差動アンプの差動入力 ペア トランジスタを構成することができる。 また、 第 1の トランジスタ M l と第 2の トランジスタ M 2 とでカレン トミ ラーを構成する場合には、 それぞれのサブ トランジスタのゲー ト同士を共通に接続すれば良い。
第 1及ぴ第 2の トランジスタ M l , M 2を構成している上記の 1 6個のサブ ト ランジスタは、 全体と して見る と 4行 4列のマ ト リ クスに配置されている。 この マ ト リ クスは 4つのセルから構成されている。 第 1のセル C 1 は、 サブトランジ スタ M S 1 1 , MS 1 2、 サブ トランジスタ MS 2 1 , MS 2 2によって構成さ れている。
第 2のセル C 2は、 サブ トランジスタ M S 1 3 , M S 1 4、 サブ トランジスタ M S 2 3 , MS 2 4によって構成されている。 第 3のセル C 3は、 サブトランジ スタ MS 1 5 , MS 1 6、 サブ トランジスタ MS 2 5 , MS 2 6によって構成さ れている。 第 4のセル C 4は、 サブ トランジスタ M S 1 7 , M S 1 8、 サブ トラ ンジスタ MS 2 7 , MS 2 8によって構成されている。
第 1 のセル C 1 について詳細に説明する と、 第 1行第 1列にサブ トランジスタ M S 2 1 、 第 2行第 2列にサブ トランジスタ MS 2 2が配置され、 第 1行第 2列 にサブ トランジスタ MS 1 1、 第 2行第 1列にサブ トランジスタ M S 1 2が配置 されぉり、 これらのサブ トランジスタは共通の中心点 P 1 を有している。
これらのサブ トランジスタは列方向にソース ドレインが平行に配置され、 行方 向にゲー トが平行に配置されている。そして、第 2のセル C 2 , 第 3のセル C 3、 第 4のセル C 4は第 1 のセル C 1 を基に対称配置によ り構成されている。 これら の第 2のセル C 2， 第 3のセル C 3、 第 4のセル C 4はそれぞれの共通の中心点 P 2 , P 3 , P 4を有している。
第 3図はその対称配置の概念をわかりやすく説明したレイァゥ ト図である。 図 において、 第 1 の トランジスタ M 1 を構成するサブ トランジスタに 「 1」 の符号 を付し、 第 2の トランジスタ M 2を構成するサブ トランジスタに 「 2」 の符号を 付している。 この図からわかるよ うに、 第 2のセル C 2は第 1 のセル C 1 を対称 線 MR 1 に対して線対称 （ミラー対称） に配置するこ とで得られる。 また、 第 3 のセル C 3は第 1 のセル C 1 を対称線 MR 2に対して線対称に配置することで得 られる。 第 4のセル C 4は第 2のセル C 2を対称線 MR 2に対して線対称に配置 することで得られる。
こう して、 第 1の トランジスタ M l及び第 2の トランジスタ M 2の回路レイァ ゥ ト構造が得られる。 これを 1つのマクロセル MC 1 とすると、 このマクロセル MC 1 を基に、 対称線 MR 3に対して線対称なマクロセル MC 2が得られる。 そ して、 更にマク ロセル MC I , MC 2を基に、 対称線 MR 4に対して線対称なマ クロセル MC 3 , MC 4を得ることができる。
更に、 マクロセル MC I , M C 2 , MC 3 , M C 4を対称線 M R 5に対して線 対称に配置して不図示のマクロセルを構成することができる。 このよ うな対称配 置を繰り返すことによ りマクロセルを無限に増やすことができる。 次に、 前述したしきい値電圧モデルを上記の 1 6個のサブトランジスタに適用 すると、 各サブ トランジスタのしきい値は以下の式で与えられる。 第 1図におい て、 原点 0、 勾配振幅 α及び勾配方位角 Θが定義されている。 f3W
MS11: VTn =VT + \ ^ + d, cos^+α 7 + 2d +d3 sin (9
2
MS12: VT12 =VT +— acosO+ - - + d2 +d, sin (9
2 V
MS13: VTl3
Figure imgf000012_0001
5L
MS 14: VTU=VT + \ cos0+ \ - + d2 +d3 sia0
2
MS15: Vn5 = VT +— ocos(9 + a[ " + d sin^
2
3WS ,
MS 16: VTX6 =VT + \ ~ - + d, cos^ +— orsin^
V 2 2
(1WV f3L.
MS17: Vni =VT+ \ + 3d cos ^ + or sinG
2
5WV
MS 18: VTls =VT + + 2^ cos^ +— ofsinfe1
ノ 2
MS21: VT2l =VT + - cos0 + a - + 2d2 +d3
2 f
MS22: VT22 ^VT+a cos0 + si 0
{ 2 J V
Figure imgf000013_0001
5
MS24: VT24 =VT+ + 2d si O
2 (3LS J
MS25: VT25 =VT + cos^ + d ~~ - + d. sm9
{ 2 ,
MS26: VT^ =VT +— acos(9 +— orsin^
2 f3L
MS27: VT27 = VT + \ + 2d, cos0 + \ sin (9
1WV
MS28: VT2 =VT + \ + 3d, cos^+— orsin^
2 上述した数式において、 d 1 は隣接するサブトランジスタの ドレイン （ソース） 間の距離、 d 2， d 3は隣接するサブ トランジスタ間のゲー ト間の距離、 Wsは サブトランジスタのゲー ト幅、 L sはサブ トランジスタのゲー ト長である。 次に、 H S P I C Eを用いたシミ ュ レーショ ンについて説明する。 このシミ ュ レーシヨ ンの目的は、 勾配方位角 Θの変化に対して、 各種の トランジスターマツ チング ' レイアウ トがどのよ うな特性を示すかをチェックすることである。 すべ てのシミ ュレ一ショ ンに共通なパラメータは、 d 1 = d 2 = d 3 4 μηι, α= 0. 5 m V/μηι , VT = 0. 7 Vである。 第 4図はシミ ュ レーショ ンに用いた回路の回路図を示す。 メイン トランジスタ である第 1 の トランジスタ M l は N個のサブトランジスタ MS 1 1〜MS I Nか ら構成され、 これらのゲー 卜に共通にパイァス電圧 VBが印加されている。 また、 サブ トランジスタ M S 1 1〜M S I Nの共通の ドレイ ン D 1 は抵抗 Rを通して高 い電源 V d dが印加されている。 またサブ トランジスタ MS 1 ；!〜 MS I Nの共 通のソース S 1 は低い電源 V s s が印加されている。
また、 メイ ン トランジスタである第 2の トランジスタ M 2は N個のサブ トラン ジスタ M S 2 1 ~M S 2 Nから構成され、 これらのゲー トに共通にバイアス電圧 VBが印加されている。 また、 サブ トランジスタ MS 2 1〜MS 2 Nの共通の ド レイン D 2は抵抗 Rを通して高い電源 V d dが印加されている。 またサブ トラン ジスタ MS 2 1〜MS 2 Nの共通のソース S 2は低い電源 V s s が印加されてい る。
こ こで、 すべてのシミ ュ レーシ ョ ンの実行に対 して、 百分率ミ スマ ッチ ( Percentage Mismatch) を次式によって定義する。 百分率ミスマッチ （Percentage Mismatch) = xlOO
-' l ここで、 I M 1は第 1 の トランジスタ M 1 を流れる電流、 I M 2は第 2の トラン ジスタ M 2を流れる電流である。 異なる トランジスターマッチング . レイァゥ ト の特性を比較するために 2セッ 卜のシミ ュ レーショ ンを行った。第 1セッ トでは、 サブトランジスタのサイズが全てのレイァゥ トスキームについて、 Ws = 1 0 μπι . L s = 1 Ομπιに設定されている。
すると、 各種のレイアウ トスキームの幅 W及ぴ長さ Lは以下の通りである。 共通中心型レイアウ ト ： W= 2 0pm L = 1 0 μπι
4セグメ ン ト型レイアウ ト ： W= 4 0pm L = 1 0 μπι マルチプル共通中心点型レイアウ ト ： W= 8 0 pm L = 1 0 μπι
第 5図はこの第 1セッ 卜のシミ ュ レーショ ン結果を示す図である。 横軸は勾配 方位角 θ、 縦軸は百分率ミ スマッチ （％) を示している。 この結果から明らかな よ うに、 本発明のマルチプル共通中心点型レイァゥ トは共通中心点型レイァゥ ト に匹敵するマッチング特性の改善を示している。 すなわち、 マルチプル共通中心 点型レイアウ トの百分率ミスマッチ （ は、 共通中心点型レイアウ トのそれよ り 3桁も小さい。
第 2セッ 卜のシミ ュ レーショ ンは、 第 1 の トランジスタ M l及ぴ第 2の トラン ジスタ M 2のサイズが、 すべてのレイァゥ トスキームについて等しいという条件 の下に実行された。 すなわち、 第 1 の トランジスタ M 1及ぴ第 2の トランジスタ M 2の幅 Wは 8 0μπι、 長さ Wを 1 Ομπιと した。 する と、 各種のレイアウ トスキ ームのサブ トランジスタの大きさは以下の通り になる。
共通中心型レイアウ ト ： Ws= 4 0pm L s = 1 0 μηι
4セグメ ン ト型レイアウ ト ： Ws= 2 0pm L s = 1 0 pm マルチプル共通中心点型レイアウ ト ： Ws= 1 0pm L s = 1 0 μπι 第 6図は第 2セッ トのシミ ュ レーショ ン結果を示す図である。 横軸は勾配方位 角 θ、 縦軸は百分率ミスマッチ （％) を示している。 この結果から明らかなよ う に、 本発明のマルチプル共通中心点型レイアウ トの百分率ミスマッチ （％) は他 のレイァゥ 卜のいずれに比較しても改善されている。
また、 本発明のマルチプル共通中心点型レイアウ トは、 4セグメ ン ト型レイァ ゥ 卜に比してレイァゥ ト領域が少ないという特徴を有している。 このマルチプル 共通中心点型レイァゥ トによるマッチング改善効果は、 共通中心点型レイァゥ ト に比べて少しだけレイァゥ ト領域を余分に必要とするだけで得ることができる。 次ページの表は、 3つの異なる レイアウ トスキームの面積を計算する式と、 与 えられた 1セッ 卜のパラメータに対して計算された面積を示している。 メイン ト ランジスタである第 1 の トランジスタ M l及び第 2の トランジスタ M 2の大きさ は、 すべてのレイァゥ 卜スキームに対して、 幅 Wは 8 0 μηι、 長さ Wは 1 0 μηιで あり、 d 1 = d 2 = d 3 = 4 μπιである。
共通中心点型レイァゥ トでは、 それぞれのメイン トランジスタが 2つのサブ ト ランジスタに分割され、 それぞれのサブ トランジスタの幅 Wsは 4 0 μηι、 長さ sは 1 Ομηιである。 4セグメ ン ト型レイァゥ トでは、 それぞれのメイン トランジ スタが 4つのサブ トランジスタに分割され、 それぞれのサブ トランジスタの幅 W sは 2 0 μηι、 長さ L sは 1 0 μπιである。
本発明のマルチプル共通中心点型レイァゥ トではそれぞれのメイン トランジス タが 8つのサブ トランジスタに分割され、 それぞれのサブ トランジスタの幅 W s は 1 0 μιη、 長さ L sは 1 0 μκαである。
Figure imgf000016_0001
* Ls と Wsはサブ トランジスタのサイズを表す
* L と Wは全体トランジスタのサイズを表す 上述したよ うに、 本発明のマルチプル共通中心点型レイアウ トによれば、 4セ グメン 卜型レイァゥ トに匹敵するマツチング特性が得られ、 しかもレイァゥ ト 領域を少なくできるという効果を有する。
特に、 本発明のレイアウ トをオペアンプの差動 トランジスタペアやカレン ト ミ ラーを構成する トランジスタペアに適用することによ り、 低オフセッ トのォ ぺアンプを実現することができる。

Claims

請 求 の 範 囲
1 . 第 1及ぴ第 2の トランジスタが、 4つのサブ トランジスタを含む第 1 のセル、 第 2のセル、 第 3のセル及び第 4のセルから構成され、 全体と して 4 行 4列のマ ト リ ックスに配置された 1 6個のサブ トランジスタから成る回路 レイァゥ ト構造であって、
前記第 1 のセルは、 第 1行第 1列及ぴ第 2行第 2列に前記第 2の トランジス タを構成するサブトランジスタがそれぞれ配置され、 第 1行第 2列及び第 2行 第 1列に前記第 1 の ト ランジスタを構成するサブ ト ランジスタがそれぞれ配 置され、 かつこれらのサブ トランジスタは共通の中心点に対して対称に配置さ れて成り、
前記第 2のセルは、 前記第 1 のセルに対して線対称に配置されて成り、 前記第 3のセル及び前記第 4のセルは、 前記第 1 のセル及び前記第 2のセル に対して線対称に配置されて成ることを特徴とする回路レイァゥ ト構造。
2 . 前記第 1 の トランジスタを構成する各サブ トランジスタのゲー ト と前 記第 2 の ト ランジスタを構成する各サブ ト ランジスタのゲー 卜が共通接続さ れ、 前記第 1及ぴ第 2の トランジスタがカレン トミ ラー回路を構成することを 特徴とする請求の範囲第 1項に記載の回路レイァゥ ト構造。
3 . 前記第 1 の トランジスタを構成する各サブ トランジスタのゲー トが共 通に接続されて前記第 1 の トランジスタのゲー トを構成し、 前記第 2の トラン ジスタを構成する各サブ トランジスタのゲー トが共通接続されて前記第 2 の ト ランジスタのゲー トを構成するこ とを特徴とする請求の範囲第 1項に記載 の回路レイァゥ ト構造。
4 . 前記第 1及ぴ第 2 の トランジスタが差動アンプの差動入力ペア トラン ジスタを構成することを特徴とする請求の範囲第 3項に記載の回路レイァゥ 卜構造。
5 . 前記第 1 の トランジスタを構成する各サブ トランジスタのソースが共 通接続され、 かつ前記第 1 の トランジスタを構成する各サブ トランジスタの ド レインが共通接続されたことを特徴とする請求の範囲第 1項、 第 2項、 第 3項、 第 4項のいずれかに記載の回路レイァゥ ト構造。
6 . 前記第 2の トランジスタを構成する各サブ トランジスタのソースが共 通接続され、 かつ前記第 2 の トランジスタを構成する各サブ トランジスタの ド レイ ンが共通接続されたこ とを特徴とする請求の範囲第 5項に記載の回路レ ィァゥ ト構造。
7 . 前記第 1 のセル、 第 2 のセル、 第 3のセル及ぴ第 4のセルから成る回 路が、 線対称となるよ う に複数配置されていることを特徴とする請求の範囲第 1項、 第 2項、 第 3項、 第 4項のいずれかに記載の回路レイアウ ト構造。
PCT/JP2003/015328 2002-12-03 2003-12-01 回路レイアウト構造 WO2004051741A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
AU2003289122A AU2003289122A1 (en) 2002-12-03 2003-12-01 Circuit layout structure
JP2004556873A JP4676201B2 (ja) 2002-12-03 2003-12-01 回路レイアウト構造
US10/537,124 US7307294B2 (en) 2002-12-03 2003-12-01 Circuit layout structure

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002351187 2002-12-03
JP2002-351187 2002-12-03

Publications (1)

Publication Number Publication Date
WO2004051741A1 true WO2004051741A1 (ja) 2004-06-17

Family

ID=32463137

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2003/015328 WO2004051741A1 (ja) 2002-12-03 2003-12-01 回路レイアウト構造

Country Status (7)

Country Link
US (1) US7307294B2 (ja)
JP (1) JP4676201B2 (ja)
KR (1) KR101009539B1 (ja)
CN (1) CN100365800C (ja)
AU (1) AU2003289122A1 (ja)
TW (1) TWI236148B (ja)
WO (1) WO2004051741A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332528A (ja) * 2005-05-30 2006-12-07 Denso Corp カレントミラー回路を備えた半導体装置
JP2012504337A (ja) * 2008-11-25 2012-02-16 ザイリンクス インコーポレイテッド 集積回路装置のための共通重心静電放電保護
JP2012054502A (ja) * 2010-09-03 2012-03-15 Elpida Memory Inc 半導体装置
JP7470634B2 (ja) 2020-12-29 2024-04-18 株式会社日立製作所 炭化ケイ素半導体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7992117B2 (en) * 2006-06-20 2011-08-02 Adtran, Inc. System and method for designing a common centroid layout for an integrated circuit
US7958467B2 (en) * 2006-06-20 2011-06-07 Adtran, Inc. Deterministic system and method for generating wiring layouts for integrated circuits
DE102008020452B4 (de) 2007-04-26 2018-04-05 Atmel Corp. Halbleiterschaltung mit einer Matching-Struktur und Verfahren zur Erzeugung eines Layouts einer Halbleiterschaltung mit einer Matching-Struktur
DE102007021402A1 (de) * 2007-05-04 2008-11-06 Atmel Germany Gmbh Integrierter Verstärkerschaltkreis
US8237201B2 (en) * 2007-05-30 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Layout methods of integrated circuits having unit MOS devices
KR100892343B1 (ko) 2007-09-10 2009-04-08 주식회사 하이닉스반도체 반도체 장치 및 그의 레이아웃 방법
US8218277B2 (en) 2009-09-08 2012-07-10 Xilinx, Inc. Shared electrostatic discharge protection for integrated circuit output drivers
CN102946232B (zh) * 2012-10-31 2016-03-23 珠海市杰理科技有限公司 减少级联放大电路直流偏移电压的版图设计方法及布局结构
KR20140128619A (ko) * 2013-04-29 2014-11-06 에스케이하이닉스 주식회사 차동 증폭기를 구비한 반도체 집적 회로 장치
US8751995B1 (en) * 2013-06-17 2014-06-10 National Chung Cheng University Method of common-centroid IC layout generation
JP7075172B2 (ja) * 2017-06-01 2022-05-25 エイブリック株式会社 基準電圧回路及び半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274259A (ja) * 1995-03-29 1996-10-18 Nissan Motor Co Ltd 演算増幅器回路
JP2000091504A (ja) * 1998-09-16 2000-03-31 Nec Ic Microcomput Syst Ltd 半導体集積回路及びそのレイアウト方法
JP2001168197A (ja) * 1999-12-08 2001-06-22 Sony Corp 半導体集積回路の素子配置構造
US6552402B1 (en) * 1998-04-09 2003-04-22 Matsushita Electric Industrial Co., Ltd. Composite MOS transistor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US564451A (en) * 1896-07-21 Device for displaying lace curtains
US4121197A (en) * 1977-03-04 1978-10-17 Nippon Electric Co., Ltd. Matrix circuit for an electrostatic recording device comprising cross-point elements for driving each pair of control electrodes on a common matrix conductor
US5644517A (en) * 1992-10-22 1997-07-01 International Business Machines Corporation Method for performing matrix transposition on a mesh multiprocessor architecture having multiple processor with concurrent execution of the multiple processors
KR100230398B1 (ko) * 1996-12-21 1999-11-15 윤종용 고집적 반도체 메모리소자
JP2002230968A (ja) * 2001-02-02 2002-08-16 Mitsubishi Electric Corp 半導体記憶装置
JP3913489B2 (ja) * 2001-03-28 2007-05-09 三洋電機株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274259A (ja) * 1995-03-29 1996-10-18 Nissan Motor Co Ltd 演算増幅器回路
US6552402B1 (en) * 1998-04-09 2003-04-22 Matsushita Electric Industrial Co., Ltd. Composite MOS transistor device
JP2000091504A (ja) * 1998-09-16 2000-03-31 Nec Ic Microcomput Syst Ltd 半導体集積回路及びそのレイアウト方法
JP2001168197A (ja) * 1999-12-08 2001-06-22 Sony Corp 半導体集積回路の素子配置構造

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332528A (ja) * 2005-05-30 2006-12-07 Denso Corp カレントミラー回路を備えた半導体装置
JP2012504337A (ja) * 2008-11-25 2012-02-16 ザイリンクス インコーポレイテッド 集積回路装置のための共通重心静電放電保護
JP2012054502A (ja) * 2010-09-03 2012-03-15 Elpida Memory Inc 半導体装置
JP7470634B2 (ja) 2020-12-29 2024-04-18 株式会社日立製作所 炭化ケイ素半導体装置

Also Published As

Publication number Publication date
US20060026547A1 (en) 2006-02-02
US7307294B2 (en) 2007-12-11
KR20050089024A (ko) 2005-09-07
AU2003289122A1 (en) 2004-06-23
CN100365800C (zh) 2008-01-30
JP4676201B2 (ja) 2011-04-27
KR101009539B1 (ko) 2011-01-18
JPWO2004051741A1 (ja) 2006-04-06
TW200419799A (en) 2004-10-01
TWI236148B (en) 2005-07-11
CN1720615A (zh) 2006-01-11

Similar Documents

Publication Publication Date Title
TWI570586B (zh) 用於包括奈米線及２ｄ材料條之積體電路元件的設計工具
WO2004051741A1 (ja) 回路レイアウト構造
US9412742B2 (en) Layout design for manufacturing a memory cell
US11983479B2 (en) Integrated circuit, system for and method of forming an integrated circuit
US11133255B2 (en) Metal patterning for internal cell routing
US9620452B2 (en) Via structure for optimizing signal porosity
US20060267110A1 (en) Multi-Transistor Layout Capable Of Saving Area
US11239228B2 (en) Integrated circuit layout and method of configuring the same
US10978437B2 (en) Analog-mixed signal circuit cells with universal Fin pitch and poly pitch
TW201928734A (zh) 提供具有多個統一閘極的單元結構的方法
US20140209981A1 (en) Semiconductor Device
US8674411B2 (en) Semiconductor device employing circuit blocks having the same characteristics
Zografos et al. Novel grid-based power routing scheme for regular controllable-polarity FET arrangements
JPWO2008081740A1 (ja) Ｓｒａｍセル及びｓｒａｍ装置
Bobba et al. Layout technique for double-gate silicon nanowire fets with an efficient sea-of-tiles architecture
TWI686901B (zh) 半導體裝置、布局系統以及標準單元庫
US20210288043A1 (en) Semiconductor device
Faseehuddin et al. Designing ultra low voltage low power active analog blocks for filter applications utilizing the body terminal of MOSFET: A review
TW437056B (en) Semiconductor integrated circuit
Wang et al. Assessing layout density benefits of vertical channel devices
US10181470B1 (en) Mixed P/N MOS array layout and methods of forming the same
WO2004061951A1 (ja) 回路レイアウト構造
JPS58107648A (ja) 集積回路装置
Sun et al. Statistical modeling and design of a 16nm 9T SRAM cell considering post-synthesis removal of metallic carbon-nanotubes
TW202324607A (zh) 梳狀/魚骨狀金屬堆疊體

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2004556873

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 20038A47293

Country of ref document: CN

ENP Entry into the national phase

Ref document number: 2006026547

Country of ref document: US

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 10537124

Country of ref document: US

Ref document number: 1020057010009

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 1020057010009

Country of ref document: KR

122 Ep: pct application non-entry in european phase
WWP Wipo information: published in national office

Ref document number: 10537124

Country of ref document: US