JP2006332528A - カレントミラー回路を備えた半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 239000000758 substrate Substances 0.000 claims description 17
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004880 explosion Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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Abstract
【解決手段】 各トランジスタ群A、B、Cに備えられる複数のトランジスタA1〜Ak、B1〜Bm、C1〜Cnを、各トランジスタ群A、B、C毎に集合配置するのではなく、トランジスタ群A、B、Cの順に交互に並べられたレイアウトとする。言い換えると、トランジスタ群Aを構成する複数のトランジスタA1〜Akの1つと、トランジスタ群Bを構成する複数のトランジスタB1〜Bmの1つと、トランジスタ群Cを構成する複数のトランジスタC1〜Cnの1つ(例えばトランジスタA1、B1、C1)を1纏めとしたものを1セットとして、そのセットが繰り返しパターンとして形成されたレイアウトとする。
【選択図】 図1
Description
本発明の第1実施形態が適用されたカレントミラー回路を有する半導体装置について説明する。図1(a)は、本実施形態の半導体装置に備えられたカレントミラー回路100の回路模式図であり、図1(b)は、図1(a)に示したカレントミラー回路100のレイアウトを示した上面模式図である。
上記実施形態では、半導体装置がどのような基板をベースとして製造されたものであるかについて説明していないが、単一のシリコン基板だけでなく、SOI基板など、様々な半導体基板をベースとして上記半導体装置を製造することが可能である。なお、SOI基板をベースとする場合には、各トランジスタA1〜Ak、B1〜Bm、C1〜Cnの周囲を絶縁膜で囲むことで、各トランジスタA1〜Ak、B1〜Bm、C1〜Cnの素子分離を行うことが可能となる。しかしながら、このような構成とすると、特に熱伝導が悪くなることから、半導体装置内で温度勾配が生じ易くなる。したがって、このような場合に、特に本発明を適用すると有効である。
Claims (5)
- 複数の入力トランジスタ(A1〜Ak)が備えられた入力トランジスタ群(A)と複数の出力トランジスタ(B1〜Bm、C1〜Cn)が備えられた出力トランジスタ群(B、C)とを有するカレントミラー回路を備えた半導体装置であって、
前記入力トランジスタ群(A)と前記出力トランジスタ群(B、C)は、半導体基板上において、前記複数の入力トランジスタ(A1〜Ak)の少なくとも1つと前記複数の出力トランジスタ(B1〜Bm、C1〜Cn)の少なくとも1つを1纏めとしたものを1セットとして、該セットが繰り返しパターンとして形成されたレイアウトとされていることを特徴とするカレントミラー回路を備えた半導体装置。 - 前記出力トランジスタ群(B、C)は、複数の出力トランジスタ(B1〜Bm)で構成された第1出力トランジスタ群(B)と複数の出力トランジスタ(C1〜Cn)で構成された第2出力トランジスタ群(C)とを有し、
前記1セットは、前記複数の入力トランジスタ(A1〜Ak)の少なくとも1つに加え、前記第1出力トランジスタ群(B)における複数の出力トランジスタ(B1〜Bk)の少なくとも1つと、前記第2出力トランジスタ群(C)における複数の出力トランジスタ(C1〜Ck)の少なくとも1つとを有した構成となっていることを特徴とする請求項1に記載のカレントミラー回路を備えた半導体装置。 - 前記半導体基板はSOI基板で構成され、前記入力トランジスタ群(A)を構成する前記複数の入力トランジスタ(A1〜Ak)と前記出力トランジスタ群(B)を構成する前記複数の出力トランジスタ(B1〜Bm、C1〜Cn)は、それらの外周が1つ1つ絶縁膜で囲まれることで素子分離されていることを特徴とする請求項1または2に記載のカレントミラー回路を備えた半導体装置。
- 前記半導体基板に発熱素子(20)が備えられていることを特徴とする請求項1ないし3のいずれか1つに記載のカレントミラー回路を備えた半導体装置。
- 前記カレントミラー回路がスクイブドライバー回路に適用されていることを特徴とする請求項1ないし4のいずれか1つに記載のカレントミラー回路を備えた半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005157507A JP4857609B2 (ja) | 2005-05-30 | 2005-05-30 | カレントミラー回路を備えた半導体装置 |
US11/442,399 US20060267147A1 (en) | 2005-05-30 | 2006-05-30 | Semiconductor device having current mirror circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005157507A JP4857609B2 (ja) | 2005-05-30 | 2005-05-30 | カレントミラー回路を備えた半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006332528A true JP2006332528A (ja) | 2006-12-07 |
JP4857609B2 JP4857609B2 (ja) | 2012-01-18 |
Family
ID=37462303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005157507A Expired - Fee Related JP4857609B2 (ja) | 2005-05-30 | 2005-05-30 | カレントミラー回路を備えた半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20060267147A1 (ja) |
JP (1) | JP4857609B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9252140B2 (en) * | 2012-03-22 | 2016-02-02 | Infineon Technologies Ag | Semiconductor chip and semiconductor arrangement |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2004051741A1 (ja) * | 2002-12-03 | 2004-06-17 | Sanyo Electric Co., Ltd. | 回路レイアウト構造 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6965142B2 (en) * | 1995-03-07 | 2005-11-15 | Impinj, Inc. | Floating-gate semiconductor structures |
US6285615B1 (en) * | 2000-06-09 | 2001-09-04 | Sandisk Corporation | Multiple output current mirror with improved accuracy |
-
2005
- 2005-05-30 JP JP2005157507A patent/JP4857609B2/ja not_active Expired - Fee Related
-
2006
- 2006-05-30 US US11/442,399 patent/US20060267147A1/en not_active Abandoned
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
US20060267147A1 (en) | 2006-11-30 |
JP4857609B2 (ja) | 2012-01-18 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070709 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080701 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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R151 | Written notification of patent or utility model registration |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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