JP2000164814A - 回路素子レイアウト方法及び半導体装置 - Google Patents
回路素子レイアウト方法及び半導体装置Info
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Abstract
(57)【要約】
【課題】 本発明は、相対精度の厳しいトランジスタや
抵抗素子等の回路素子のレイアウトにおいて、相対精
度、配線性及びチップの集積度に優れ、配置面積を小さ
くできる回路素子レイアウト方法及び半導体装置を提供
することを課題とする。 【解決手段】 相対的な精度が要求される回路素子の各
々に対して、同一電位となる部位を有する前記回路素子
を同一アイランドに形成する共通化工程と、前記回路素
子の各々を２分割して対角線上の所定の位置にレイアウ
トするクロス配置工程とを有する。
抵抗素子等の回路素子のレイアウトにおいて、相対精
度、配線性及びチップの集積度に優れ、配置面積を小さ
くできる回路素子レイアウト方法及び半導体装置を提供
することを課題とする。 【解決手段】 相対的な精度が要求される回路素子の各
々に対して、同一電位となる部位を有する前記回路素子
を同一アイランドに形成する共通化工程と、前記回路素
子の各々を２分割して対角線上の所定の位置にレイアウ
トするクロス配置工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、相対精度の厳しい
トランジスタや抵抗素子等の回路素子のレイアウト技術
に関し、特に、回路素子の各々を２分割して対角線上の
所定の位置にレイアウトするクロス配置を行う回路素子
レイアウト方法及び半導体装置に関する。
トランジスタや抵抗素子等の回路素子のレイアウト技術
に関し、特に、回路素子の各々を２分割して対角線上の
所定の位置にレイアウトするクロス配置を行う回路素子
レイアウト方法及び半導体装置に関する。
【０００２】
【従来の技術】図９は、相対精度を要求されたバイポー
ラトランジスタＱ１，…，Ｑ４を用いた回路例である。
図１１は、従来技術の回路素子レイアウト方法を用いて
クロス配置された図９のバイポーラトランジスタＱ１，
…，Ｑ４の回路例のレイアウト図である。従来、図９に
示すようなマスクパターン（回路パターン）において
は、バイポーラトランジスタとして相対的な精度（例え
ば、ベース・エミッタ電圧ΔＶＢＥのオフセット等）を
満たすために、図１１に示すようなバイポーラトランジ
スタＱ１，…，Ｑ４の各々に対してクロス配置と呼ばれ
る配置が行われていた。具体的には、Ａ群においてバイ
ポーラトランジスタＱ１，Ｑ２を各々２分割して対角線
上に配置し、Ｂ群においてバイポーラトランジスタＱ
３，Ｑ４を各々２分割して対角線上に配置していた。こ
のように、バイポーラトランジスタＱ１，…，Ｑ４の各
々を２分割してこれらを対角線に配置することにより、
外来的な影響（熱、応力、ＩＣ製作時のエッチング等）
をキャンセルさせていた。
ラトランジスタＱ１，…，Ｑ４を用いた回路例である。
図１１は、従来技術の回路素子レイアウト方法を用いて
クロス配置された図９のバイポーラトランジスタＱ１，
…，Ｑ４の回路例のレイアウト図である。従来、図９に
示すようなマスクパターン（回路パターン）において
は、バイポーラトランジスタとして相対的な精度（例え
ば、ベース・エミッタ電圧ΔＶＢＥのオフセット等）を
満たすために、図１１に示すようなバイポーラトランジ
スタＱ１，…，Ｑ４の各々に対してクロス配置と呼ばれ
る配置が行われていた。具体的には、Ａ群においてバイ
ポーラトランジスタＱ１，Ｑ２を各々２分割して対角線
上に配置し、Ｂ群においてバイポーラトランジスタＱ
３，Ｑ４を各々２分割して対角線上に配置していた。こ
のように、バイポーラトランジスタＱ１，…，Ｑ４の各
々を２分割してこれらを対角線に配置することにより、
外来的な影響（熱、応力、ＩＣ製作時のエッチング等）
をキャンセルさせていた。
【０００３】図１０は、相対精度を要求されたＭＯＳト
ランジスタＭ１，…，Ｍ４を用いた回路例である。図１
２は、従来技術の回路素子レイアウト方法を用いてクロ
ス配置された図１０のＭＯＳトランジスタＭ１，…，Ｍ
４の回路例のレイアウト図である。図１０に示すような
マスクパターン（回路パターン）においては、ＭＯＳト
ランジスタとして相対的な精度（例えば、閾値電圧ＶＴ
のオフセット等）を満たすために、図１２に示すような
ＭＯＳトランジスタＭ１，…，Ｍ４の各々に対してクロ
ス配置と呼ばれる配置が行われていた。具体的には、Ａ
群においてＭＯＳトランジスタＭ１，Ｍ２を各々２分割
して対角線上に配置し、Ｂ群においてＭＯＳトランジス
タＭ３，Ｍ４を各々２分割して対角線上に配置してい
た。このように、ＭＯＳトランジスタＭ１，…，Ｍ４の
各々を２分割してこれらを対角線に配置することによ
り、外来的な影響（熱、応力、ＩＣ製作時のエッチング
等）をキャンセルさせていた。
ランジスタＭ１，…，Ｍ４を用いた回路例である。図１
２は、従来技術の回路素子レイアウト方法を用いてクロ
ス配置された図１０のＭＯＳトランジスタＭ１，…，Ｍ
４の回路例のレイアウト図である。図１０に示すような
マスクパターン（回路パターン）においては、ＭＯＳト
ランジスタとして相対的な精度（例えば、閾値電圧ＶＴ
のオフセット等）を満たすために、図１２に示すような
ＭＯＳトランジスタＭ１，…，Ｍ４の各々に対してクロ
ス配置と呼ばれる配置が行われていた。具体的には、Ａ
群においてＭＯＳトランジスタＭ１，Ｍ２を各々２分割
して対角線上に配置し、Ｂ群においてＭＯＳトランジス
タＭ３，Ｍ４を各々２分割して対角線上に配置してい
た。このように、ＭＯＳトランジスタＭ１，…，Ｍ４の
各々を２分割してこれらを対角線に配置することによ
り、外来的な影響（熱、応力、ＩＣ製作時のエッチング
等）をキャンセルさせていた。
【０００４】しかしながら、図１１，１２のＡ群、Ｂ群
の各々の精度は向上するものの、バイポーラトランジス
タＱ１，…，Ｑ４（またはＭＯＳトランジスタＭ１，
…，Ｍ４）の全てに対して相対的に精度を満たそうとし
た場合、２組のクロス配置（Ａ群のクロス配置とＢ群の
クロス配置）が形成されるため、クロス配置したもの同
士（すなわち、Ａ群のクロス配置とＢ群のクロス配置の
間）の精度がやや劣ってしまうという問題点があった。
の各々の精度は向上するものの、バイポーラトランジス
タＱ１，…，Ｑ４（またはＭＯＳトランジスタＭ１，
…，Ｍ４）の全てに対して相対的に精度を満たそうとし
た場合、２組のクロス配置（Ａ群のクロス配置とＢ群の
クロス配置）が形成されるため、クロス配置したもの同
士（すなわち、Ａ群のクロス配置とＢ群のクロス配置の
間）の精度がやや劣ってしまうという問題点があった。
【０００５】図１３は、従来技術の回路素子レイアウト
方法を用いてクロス配置された図９のバイポーラトラン
ジスタＱ１，…，Ｑ４の回路例の他のレイアウト図であ
る。このような問題点を解決することを目的とする従来
技術としては、バイポーラトランジスタＱ１，…，Ｑ４
の各々を更に２分割し、図１１のＡ群とＢ群の中でも更
にクロス配置を行い、バイポーラトランジスタＱ１，
…，Ｑ４全体としての相対精度を確保するものがある。
図１４は、従来技術の回路素子レイアウト方法を用いて
クロス配置された図１０のＭＯＳトランジスタＭ１，
…，Ｍ４の回路例の他のレイアウト図である。同様に、
ＭＯＳトランジスタＭ１，…，Ｍ４の各々を更に２分割
し、図１２のＡ群とＢ群の中でも更にクロス配置を行
い、ＭＯＳトランジスタＭ１，…，Ｍ４全体としての相
対精度を確保する従来技術もある。
方法を用いてクロス配置された図９のバイポーラトラン
ジスタＱ１，…，Ｑ４の回路例の他のレイアウト図であ
る。このような問題点を解決することを目的とする従来
技術としては、バイポーラトランジスタＱ１，…，Ｑ４
の各々を更に２分割し、図１１のＡ群とＢ群の中でも更
にクロス配置を行い、バイポーラトランジスタＱ１，
…，Ｑ４全体としての相対精度を確保するものがある。
図１４は、従来技術の回路素子レイアウト方法を用いて
クロス配置された図１０のＭＯＳトランジスタＭ１，
…，Ｍ４の回路例の他のレイアウト図である。同様に、
ＭＯＳトランジスタＭ１，…，Ｍ４の各々を更に２分割
し、図１２のＡ群とＢ群の中でも更にクロス配置を行
い、ＭＯＳトランジスタＭ１，…，Ｍ４全体としての相
対精度を確保する従来技術もある。
【０００６】
【発明が解決しようとする課題】しかしながら、バイポ
ーラトランジスタＱ１，…，Ｑ４の分割を増した図１３
のような配置や、ＭＯＳトランジスタＭ１，…，Ｍ４の
分割を増した図１４のような配置では、クロス配置を増
やした分だけ配線領域を多く必要とし、そのため、素子
同士の間隔を広げる結果となり、ＬＳＩの集積度を悪化
させる一因となってしまうという問題点があった。
ーラトランジスタＱ１，…，Ｑ４の分割を増した図１３
のような配置や、ＭＯＳトランジスタＭ１，…，Ｍ４の
分割を増した図１４のような配置では、クロス配置を増
やした分だけ配線領域を多く必要とし、そのため、素子
同士の間隔を広げる結果となり、ＬＳＩの集積度を悪化
させる一因となってしまうという問題点があった。
【０００７】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、相対精度の厳しい
トランジスタや抵抗素子等の回路素子のレイアウトにお
いて、相対精度、配線性及びチップの集積度に優れ、配
置面積を小さくできる回路素子レイアウト方法及び半導
体装置を提供する点にある。
のであり、その目的とするところは、相対精度の厳しい
トランジスタや抵抗素子等の回路素子のレイアウトにお
いて、相対精度、配線性及びチップの集積度に優れ、配
置面積を小さくできる回路素子レイアウト方法及び半導
体装置を提供する点にある。
【０００８】
【課題を解決するための手段】本発明の請求項１に記載
の要旨は、相対的な精度が要求される回路素子の各々に
対して、同一電位となる部位を有する前記回路素子を同
一アイランドに形成する共通化工程と、前記回路素子の
各々を２分割して対角線上の所定の位置にレイアウトす
るクロス配置工程とを有することを特徴とする回路素子
レイアウト方法に存する。また本発明の請求項２に記載
の要旨は、前記回路素子がバイポーラトランジスタであ
って前記同一電位となる部位がコレクタ領域である場
合、前記共通化工程は、当該コレクタ領域を同一アイラ
ンドに形成するコレクタ共通化工程を有することを特徴
とする請求項１に記載の回路素子レイアウト方法に存す
る。また本発明の請求項３に記載の要旨は、前記回路素
子が電界効果トランジスタであって前記同一電位となる
部位がソース及び／またはドレインである場合、前記共
通化工程は、当該ソース及び／またはドレインを同一拡
散層に形成する拡散層共通化工程を有することを特徴と
する請求項１に記載の回路素子レイアウト方法に存す
る。また本発明の請求項４に記載の要旨は、前記回路素
子がラテラル型バイポーラトランジスタであって前記同
一電位となる部位がベース領域である場合、前記共通化
工程は、当該ベース領域を同一アイランドに形成するベ
ース共通化工程を有することを特徴とする請求項１に記
載の回路素子レイアウト方法に存する。また本発明の請
求項５に記載の要旨は、抵抗素子やキャパシタやトラン
ジスタ等が形成される基板と、相対的な精度が要求され
る素子であって、同一電位となる部位が前記基板上の同
一アイランドに形成されるとともに、２分割されて対角
線上の所定の位置にレイアウトされている回路素子とを
有することを特徴とする半導体装置に存する。また本発
明の請求項６に記載の要旨は、前記回路素子がバイポー
ラトランジスタであって前記同一電位となる部位がコレ
クタ領域である場合、当該コレクタ領域が同一アイラン
ドに形成されていることを特徴とする請求項５に記載の
半導体装置に存する。また本発明の請求項７に記載の要
旨は、前記回路素子が電界効果トランジスタであって前
記同一電位となる部位がソース及び／またはドレインで
ある場合、当該ソース及び／またはドレインが同一拡散
層に形成されていることを特徴とする請求項５に記載の
半導体装置に存する。また本発明の請求項８に記載の要
旨は、前記回路素子がラテラル型バイポーラトランジス
タであって前記同一電位となる部位がベース領域である
場合、当該ベース領域が同一アイランドに形成されてい
ることを特徴とする請求項５に記載の半導体装置に存す
る。
の要旨は、相対的な精度が要求される回路素子の各々に
対して、同一電位となる部位を有する前記回路素子を同
一アイランドに形成する共通化工程と、前記回路素子の
各々を２分割して対角線上の所定の位置にレイアウトす
るクロス配置工程とを有することを特徴とする回路素子
レイアウト方法に存する。また本発明の請求項２に記載
の要旨は、前記回路素子がバイポーラトランジスタであ
って前記同一電位となる部位がコレクタ領域である場
合、前記共通化工程は、当該コレクタ領域を同一アイラ
ンドに形成するコレクタ共通化工程を有することを特徴
とする請求項１に記載の回路素子レイアウト方法に存す
る。また本発明の請求項３に記載の要旨は、前記回路素
子が電界効果トランジスタであって前記同一電位となる
部位がソース及び／またはドレインである場合、前記共
通化工程は、当該ソース及び／またはドレインを同一拡
散層に形成する拡散層共通化工程を有することを特徴と
する請求項１に記載の回路素子レイアウト方法に存す
る。また本発明の請求項４に記載の要旨は、前記回路素
子がラテラル型バイポーラトランジスタであって前記同
一電位となる部位がベース領域である場合、前記共通化
工程は、当該ベース領域を同一アイランドに形成するベ
ース共通化工程を有することを特徴とする請求項１に記
載の回路素子レイアウト方法に存する。また本発明の請
求項５に記載の要旨は、抵抗素子やキャパシタやトラン
ジスタ等が形成される基板と、相対的な精度が要求され
る素子であって、同一電位となる部位が前記基板上の同
一アイランドに形成されるとともに、２分割されて対角
線上の所定の位置にレイアウトされている回路素子とを
有することを特徴とする半導体装置に存する。また本発
明の請求項６に記載の要旨は、前記回路素子がバイポー
ラトランジスタであって前記同一電位となる部位がコレ
クタ領域である場合、当該コレクタ領域が同一アイラン
ドに形成されていることを特徴とする請求項５に記載の
半導体装置に存する。また本発明の請求項７に記載の要
旨は、前記回路素子が電界効果トランジスタであって前
記同一電位となる部位がソース及び／またはドレインで
ある場合、当該ソース及び／またはドレインが同一拡散
層に形成されていることを特徴とする請求項５に記載の
半導体装置に存する。また本発明の請求項８に記載の要
旨は、前記回路素子がラテラル型バイポーラトランジス
タであって前記同一電位となる部位がベース領域である
場合、当該ベース領域が同一アイランドに形成されてい
ることを特徴とする請求項５に記載の半導体装置に存す
る。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１０】（第１実施形態）図１は、相対精度を要求
されたバイポーラトランジスタＱ１，…，Ｑ４を用いた
第１回路例（エミッタ結合回路）であり、図３は、本発
明の回路素子レイアウト方法を用いてクロス配置された
図１のバイポーラトランジスタＱ１，…，Ｑ４のエミッ
タ結合回路のレイアウト図である。本実施形態の回路素
子レイアウト方法では、本実施形態の半導体装置におい
て、図１に示すような相対精度要求のあるバイポーラト
ランジスタＱ１，…，Ｑ４の場合、図３に示すように、
バイポーラトランジスタＱ１とバイポーラトランジスタ
Ｑ３とを１組（分割群）とし、バイポーラトランジスタ
Ｑ２とバイポーラトランジスタＱ４を他の１組（分割
群）とし、これらの分割群を隣接レイアウトする。ま
た、バイポーラトランジスタＱ１，…，Ｑ４の各々をＡ
群とＢ群とに２分割し、このＡ群とＢ群とを互いにクロ
ス配置する。例えば、図１に示すように、相対精度要求
のあるバイポーラトランジスタＱ１，…，Ｑ４がＮＰＮ
トランジスタＱ１，…，Ｑ４であって、ＮＰＮトランジ
スタＱ１とＮＰＮトランジスタＱ３のコレクタ領域が同
一電位である場合、集積回路（ＬＳＩ）上で、ＮＰＮト
ランジスタＱ１とＮＰＮトランジスタＱ３のコレクタ領
域を同一アイランド内に形成できる。同様に、ＮＰＮト
ランジスタＱ２とＮＰＮトランジスタＱ４のコレクタ領
域が同一電位である場合、集積回路（ＬＳＩ）上で、Ｎ
ＰＮトランジスタＱ２とＮＰＮトランジスタＱ４のコレ
クタ領域を同一アイランド内に形成できる。
されたバイポーラトランジスタＱ１，…，Ｑ４を用いた
第１回路例（エミッタ結合回路）であり、図３は、本発
明の回路素子レイアウト方法を用いてクロス配置された
図１のバイポーラトランジスタＱ１，…，Ｑ４のエミッ
タ結合回路のレイアウト図である。本実施形態の回路素
子レイアウト方法では、本実施形態の半導体装置におい
て、図１に示すような相対精度要求のあるバイポーラト
ランジスタＱ１，…，Ｑ４の場合、図３に示すように、
バイポーラトランジスタＱ１とバイポーラトランジスタ
Ｑ３とを１組（分割群）とし、バイポーラトランジスタ
Ｑ２とバイポーラトランジスタＱ４を他の１組（分割
群）とし、これらの分割群を隣接レイアウトする。ま
た、バイポーラトランジスタＱ１，…，Ｑ４の各々をＡ
群とＢ群とに２分割し、このＡ群とＢ群とを互いにクロ
ス配置する。例えば、図１に示すように、相対精度要求
のあるバイポーラトランジスタＱ１，…，Ｑ４がＮＰＮ
トランジスタＱ１，…，Ｑ４であって、ＮＰＮトランジ
スタＱ１とＮＰＮトランジスタＱ３のコレクタ領域が同
一電位である場合、集積回路（ＬＳＩ）上で、ＮＰＮト
ランジスタＱ１とＮＰＮトランジスタＱ３のコレクタ領
域を同一アイランド内に形成できる。同様に、ＮＰＮト
ランジスタＱ２とＮＰＮトランジスタＱ４のコレクタ領
域が同一電位である場合、集積回路（ＬＳＩ）上で、Ｎ
ＰＮトランジスタＱ２とＮＰＮトランジスタＱ４のコレ
クタ領域を同一アイランド内に形成できる。
【００１１】図２は、相対精度を要求されたＭＯＳトラ
ンジスタＭ１，…，Ｍ４を用いた第２回路例であり、図
４は、本発明の回路素子レイアウト方法を用いてクロス
配置された図２のＭＯＳトランジスタＭ１，…，Ｍ４の
第２回路例のレイアウト図である。本実施形態の半導体
装置に用いられる本実施形態の回路素子レイアウト方法
では、図２に示すような相対精度要求のあるＭＯＳトラ
ンジスタＭ１，…，Ｍ４の場合、図４に示すように、Ｍ
ＯＳトランジスタＭ１とＭＯＳトランジスタＭ３とを１
組（分割群）とし、ＭＯＳトランジスタＭ２とＭＯＳト
ランジスタＭ４を他の１組（分割群）とし、これらの分
割群を隣接レイアウトする。また、ＭＯＳトランジスタ
Ｍ１，…，Ｍ４の各々をＡ群とＢ群とに２分割し、この
Ａ群とＢ群とを互いにクロス配置する。例えば、図２に
示すように、ＭＯＳトランジスタＭ１とＭＯＳトランジ
スタＭ３とのソースとドレインの電位が同じであれば、
拡散層を共通にできる。同様に、ＭＯＳトランジスタＭ
２とＭＯＳトランジスタＭ４のソースとドレインの電位
が同じであれば拡散層を共通にできる。
ンジスタＭ１，…，Ｍ４を用いた第２回路例であり、図
４は、本発明の回路素子レイアウト方法を用いてクロス
配置された図２のＭＯＳトランジスタＭ１，…，Ｍ４の
第２回路例のレイアウト図である。本実施形態の半導体
装置に用いられる本実施形態の回路素子レイアウト方法
では、図２に示すような相対精度要求のあるＭＯＳトラ
ンジスタＭ１，…，Ｍ４の場合、図４に示すように、Ｍ
ＯＳトランジスタＭ１とＭＯＳトランジスタＭ３とを１
組（分割群）とし、ＭＯＳトランジスタＭ２とＭＯＳト
ランジスタＭ４を他の１組（分割群）とし、これらの分
割群を隣接レイアウトする。また、ＭＯＳトランジスタ
Ｍ１，…，Ｍ４の各々をＡ群とＢ群とに２分割し、この
Ａ群とＢ群とを互いにクロス配置する。例えば、図２に
示すように、ＭＯＳトランジスタＭ１とＭＯＳトランジ
スタＭ３とのソースとドレインの電位が同じであれば、
拡散層を共通にできる。同様に、ＭＯＳトランジスタＭ
２とＭＯＳトランジスタＭ４のソースとドレインの電位
が同じであれば拡散層を共通にできる。
【００１２】なお、図示しないが、相対精度要求のある
バイポーラトランジスタＱ１，…，Ｑ４がＮＰＮトラン
ジスタＱ１，…，Ｑ４であって、ＮＰＮトランジスタＱ
１とＮＰＮトランジスタＱ３のエミッタ領域が同一電位
である場合、集積回路（ＬＳＩ）上で、ＮＰＮトランジ
スタＱ１とＮＰＮトランジスタＱ３のエミッタ領域を同
一アイランド内に形成できる。同様に、ＮＰＮトランジ
スタＱ２とＮＰＮトランジスタＱ４のエミッタ領域が同
一電位である場合、集積回路（ＬＳＩ）上で、ＮＰＮト
ランジスタＱ２とＮＰＮトランジスタＱ４のエミッタ領
域を同一アイランド内に形成できる。同様に、相対精度
要求のあるバイポーラトランジスタＱ１，…，Ｑ４がＮ
ＰＮトランジスタＱ１，…，Ｑ４であって、ＮＰＮトラ
ンジスタＱ１とＮＰＮトランジスタＱ３のベース領域が
同一電位である場合、集積回路（ＬＳＩ）上で、ＮＰＮ
トランジスタＱ１とＮＰＮトランジスタＱ３のベース領
域を同一アイランド内に形成できる。同様に、ＮＰＮト
ランジスタＱ２とＮＰＮトランジスタＱ４のベース領域
が同一電位である場合、集積回路（ＬＳＩ）上で、ＮＰ
ＮトランジスタＱ２とＮＰＮトランジスタＱ４のベース
領域を同一アイランド内に形成できる。同様に、相対精
度要求のあるバイポーラトランジスタＱ１，…，Ｑ４が
ＰＮＰトランジスタＱ１，…，Ｑ４であって、ＰＮＰト
ランジスタＱ１とＰＮＰトランジスタＱ３のベース領域
が同一電位である場合、集積回路（ＬＳＩ）上で、ＰＮ
ＰトランジスタＱ１とＰＮＰトランジスタＱ３のベース
領域を同一アイランド内に形成できる。同様に、ＰＮＰ
トランジスタＱ２とＰＮＰトランジスタＱ４のベース領
域が同一電位である場合、集積回路（ＬＳＩ）上で、Ｐ
ＮＰトランジスタＱ２とＰＮＰトランジスタＱ４のベー
ス領域を同一アイランド内に形成できる。
バイポーラトランジスタＱ１，…，Ｑ４がＮＰＮトラン
ジスタＱ１，…，Ｑ４であって、ＮＰＮトランジスタＱ
１とＮＰＮトランジスタＱ３のエミッタ領域が同一電位
である場合、集積回路（ＬＳＩ）上で、ＮＰＮトランジ
スタＱ１とＮＰＮトランジスタＱ３のエミッタ領域を同
一アイランド内に形成できる。同様に、ＮＰＮトランジ
スタＱ２とＮＰＮトランジスタＱ４のエミッタ領域が同
一電位である場合、集積回路（ＬＳＩ）上で、ＮＰＮト
ランジスタＱ２とＮＰＮトランジスタＱ４のエミッタ領
域を同一アイランド内に形成できる。同様に、相対精度
要求のあるバイポーラトランジスタＱ１，…，Ｑ４がＮ
ＰＮトランジスタＱ１，…，Ｑ４であって、ＮＰＮトラ
ンジスタＱ１とＮＰＮトランジスタＱ３のベース領域が
同一電位である場合、集積回路（ＬＳＩ）上で、ＮＰＮ
トランジスタＱ１とＮＰＮトランジスタＱ３のベース領
域を同一アイランド内に形成できる。同様に、ＮＰＮト
ランジスタＱ２とＮＰＮトランジスタＱ４のベース領域
が同一電位である場合、集積回路（ＬＳＩ）上で、ＮＰ
ＮトランジスタＱ２とＮＰＮトランジスタＱ４のベース
領域を同一アイランド内に形成できる。同様に、相対精
度要求のあるバイポーラトランジスタＱ１，…，Ｑ４が
ＰＮＰトランジスタＱ１，…，Ｑ４であって、ＰＮＰト
ランジスタＱ１とＰＮＰトランジスタＱ３のベース領域
が同一電位である場合、集積回路（ＬＳＩ）上で、ＰＮ
ＰトランジスタＱ１とＰＮＰトランジスタＱ３のベース
領域を同一アイランド内に形成できる。同様に、ＰＮＰ
トランジスタＱ２とＰＮＰトランジスタＱ４のベース領
域が同一電位である場合、集積回路（ＬＳＩ）上で、Ｐ
ＮＰトランジスタＱ２とＰＮＰトランジスタＱ４のベー
ス領域を同一アイランド内に形成できる。
【００１３】以上第１実施形態を要約すれば、図１に示
すような相対精度を要求されたバイポーラトランジスタ
Ｑ１，…，Ｑ４の各々を図３に示すようにレイアウトす
ることで、バイポーラトランジスタＱ１とバイポーラト
ランジスタＱ２・バイポーラトランジスタＱ３とバイポ
ーラトランジスタＱ４のクロス配置を行いながら、バイ
ポーラトランジスタＱ１，…，Ｑ４としても、十分な相
対精度を満たすことができる。同様に、図２に示すよう
な相対精度を要求されたＭＯＳトランジスタＭ１，…，
Ｍ４の各々を図４に示すようにレイアウトし、相対精度
を要求されたＭＯＳトランジスタＭ１とＭＯＳトランジ
スタＭ２・ＭＯＳトランジスタＭ３とＭＯＳトランジス
タＭ４のクロス配置を行いながら、ＭＯＳトランジスタ
Ｍ１，…，Ｍ４としても、十分な相対精度を満たすこと
ができる。また、配線接続についても、図３のレイアウ
ト、または図４のレイアウトでは、配線の効率化が図れ
る。その結果、全体の相対精度を図ることができ、しか
も、配線性の良いレイアウトが実現でき、集積度の向上
につながる。更に、同一アイランド領域にレイアウトし
たり、拡散層を共通にすることで、素子面積が縮小し、
集積回路（ＬＳＩ）の集積度を上げることができるとい
う二次的効果も期待できる。
すような相対精度を要求されたバイポーラトランジスタ
Ｑ１，…，Ｑ４の各々を図３に示すようにレイアウトす
ることで、バイポーラトランジスタＱ１とバイポーラト
ランジスタＱ２・バイポーラトランジスタＱ３とバイポ
ーラトランジスタＱ４のクロス配置を行いながら、バイ
ポーラトランジスタＱ１，…，Ｑ４としても、十分な相
対精度を満たすことができる。同様に、図２に示すよう
な相対精度を要求されたＭＯＳトランジスタＭ１，…，
Ｍ４の各々を図４に示すようにレイアウトし、相対精度
を要求されたＭＯＳトランジスタＭ１とＭＯＳトランジ
スタＭ２・ＭＯＳトランジスタＭ３とＭＯＳトランジス
タＭ４のクロス配置を行いながら、ＭＯＳトランジスタ
Ｍ１，…，Ｍ４としても、十分な相対精度を満たすこと
ができる。また、配線接続についても、図３のレイアウ
ト、または図４のレイアウトでは、配線の効率化が図れ
る。その結果、全体の相対精度を図ることができ、しか
も、配線性の良いレイアウトが実現でき、集積度の向上
につながる。更に、同一アイランド領域にレイアウトし
たり、拡散層を共通にすることで、素子面積が縮小し、
集積回路（ＬＳＩ）の集積度を上げることができるとい
う二次的効果も期待できる。
【００１４】（第２実施形態）図５は、相対精度を要求
されたバイポーラトランジスタＱ１，…，Ｑ４を用いた
第３回路例である。図６は、相対精度を要求されたバイ
ポーラトランジスタＱ１，Ｑ２を用いた第４回路例であ
る。
されたバイポーラトランジスタＱ１，…，Ｑ４を用いた
第３回路例である。図６は、相対精度を要求されたバイ
ポーラトランジスタＱ１，Ｑ２を用いた第４回路例であ
る。
【００１５】第１実施形態以外にも、本発明の回路素子
レイアウト方法及び半導体装置は適用できる。例えば、
図５，６に示すように、ラテラル型ＰＮＰトランジスタ
のベース領域が共通なもの同士が相対精度を必要とする
ものに適用できる。その場合のマスクパターンは、図３
のコレクタ領域→ベース領域、ベース領域→コレクタ領
域となる。具体的には、相対精度要求のあるバイポーラ
トランジスタＱ１，…，Ｑ４がラテラル型ＰＮＰトラン
ジスタＱ１，…，Ｑ４であって、ラテラル型ＰＮＰトラ
ンジスタＱ１とラテラル型ＰＮＰトランジスタＱ３のベ
ース領域が同一電位である場合、集積回路（ＬＳＩ）上
で、ラテラル型ＰＮＰトランジスタＱ１とラテラル型Ｐ
ＰトランジスタＱ３のベース領域を同一アイランド内に
形成できる。同様に、ラテラル型ＰＮＰトランジスタＱ
２とラテラル型ＰＮＰトランジスタＱ４のベース領域が
同一電位である場合、集積回路（ＬＳＩ）上で、ラテラ
ル型ＰＮＰトランジスタＱ２とラテラル型ＰＮＰトラン
ジスタＱ４のベース領域を同一アイランド内に形成でき
る。
レイアウト方法及び半導体装置は適用できる。例えば、
図５，６に示すように、ラテラル型ＰＮＰトランジスタ
のベース領域が共通なもの同士が相対精度を必要とする
ものに適用できる。その場合のマスクパターンは、図３
のコレクタ領域→ベース領域、ベース領域→コレクタ領
域となる。具体的には、相対精度要求のあるバイポーラ
トランジスタＱ１，…，Ｑ４がラテラル型ＰＮＰトラン
ジスタＱ１，…，Ｑ４であって、ラテラル型ＰＮＰトラ
ンジスタＱ１とラテラル型ＰＮＰトランジスタＱ３のベ
ース領域が同一電位である場合、集積回路（ＬＳＩ）上
で、ラテラル型ＰＮＰトランジスタＱ１とラテラル型Ｐ
ＰトランジスタＱ３のベース領域を同一アイランド内に
形成できる。同様に、ラテラル型ＰＮＰトランジスタＱ
２とラテラル型ＰＮＰトランジスタＱ４のベース領域が
同一電位である場合、集積回路（ＬＳＩ）上で、ラテラ
ル型ＰＮＰトランジスタＱ２とラテラル型ＰＮＰトラン
ジスタＱ４のベース領域を同一アイランド内に形成でき
る。
【００１６】図７は、本発明の回路素子レイアウト方法
を用いてクロス配置された本実施形態の半導体装置の抵
抗Ｒ１，…，Ｒ４のレイアウト図である。図８は、本発
明の回路素子レイアウト方法を用いてクロス配置された
抵抗Ｒ１，…，Ｒ４の他のレイアウト図である。第１実
施形態以外にも、本発明の回路素子レイアウト方法は適
用できる。例えば、相対的な精度が要求される抵抗素子
Ｒ１，…，Ｒ４やキャパシタ（図示せず）のような受動
素子の場合でも、本発明の回路素子レイアウト方法は適
用できる（図７，８参照）。
を用いてクロス配置された本実施形態の半導体装置の抵
抗Ｒ１，…，Ｒ４のレイアウト図である。図８は、本発
明の回路素子レイアウト方法を用いてクロス配置された
抵抗Ｒ１，…，Ｒ４の他のレイアウト図である。第１実
施形態以外にも、本発明の回路素子レイアウト方法は適
用できる。例えば、相対的な精度が要求される抵抗素子
Ｒ１，…，Ｒ４やキャパシタ（図示せず）のような受動
素子の場合でも、本発明の回路素子レイアウト方法は適
用できる（図７，８参照）。
【００１７】以上第２実施形態を要約すれば、相対精度
を要求された抵抗素子やキャパシタの各々を図７，８に
示すようにレイアウトすることで、抵抗素子やキャパシ
タのクロス配置を行いながら、抵抗素子やキャパシタと
しても、十分な相対精度を満たすことができる。また、
配線接続についても、図７のレイアウト、または図８の
レイアウトでは、配線の効率化が図れる。その結果、全
体の相対精度を図ることができ、しかも、配線性の良い
レイアウトが実現でき、集積度の向上につながる。
を要求された抵抗素子やキャパシタの各々を図７，８に
示すようにレイアウトすることで、抵抗素子やキャパシ
タのクロス配置を行いながら、抵抗素子やキャパシタと
しても、十分な相対精度を満たすことができる。また、
配線接続についても、図７のレイアウト、または図８の
レイアウトでは、配線の効率化が図れる。その結果、全
体の相対精度を図ることができ、しかも、配線性の良い
レイアウトが実現でき、集積度の向上につながる。
【００１８】なお、上記構成部材の数、位置、形状等は
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。また、各図
において、同一構成要素には同一符号を付している。
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。また、各図
において、同一構成要素には同一符号を付している。
【００１９】
【発明の効果】本発明は、相対精度を要求された回路素
子（バイポーラトランジスタ、ＭＯＳトランジスタ、抵
抗素子等）のクロス配置を行いながら、各回路素子とし
ても、十分な相対精度を満たすことができる。
子（バイポーラトランジスタ、ＭＯＳトランジスタ、抵
抗素子等）のクロス配置を行いながら、各回路素子とし
ても、十分な相対精度を満たすことができる。
【００２０】また、配線接続についても配線の効率がよ
くなる。結果として、全体の相対精度を満たし、しか
も、配線性の良いレイアウトができ、集積度の向上につ
ながる。更に、同一アイランド領域にレイアウトした
り、拡散層を共通にすることで、素子面積が縮小し、Ｌ
ＳＩの集積度を上げることができるといった効果を奏す
る。
くなる。結果として、全体の相対精度を満たし、しか
も、配線性の良いレイアウトができ、集積度の向上につ
ながる。更に、同一アイランド領域にレイアウトした
り、拡散層を共通にすることで、素子面積が縮小し、Ｌ
ＳＩの集積度を上げることができるといった効果を奏す
る。
【図１】相対精度を要求されたバイポーラトランジスタ
を用いた第１回路例（エミッタ結合回路）である。
を用いた第１回路例（エミッタ結合回路）である。
【図２】相対精度を要求されたＭＯＳトランジスタを用
いた第２回路例である。
いた第２回路例である。
【図３】本発明の回路素子レイアウト方法を用いてクロ
ス配置された図１のバイポーラトランジスタのエミッタ
結合回路のレイアウト図である。
ス配置された図１のバイポーラトランジスタのエミッタ
結合回路のレイアウト図である。
【図４】本発明の回路素子レイアウト方法を用いてクロ
ス配置された図２のＭＯＳトランジスタの第２回路例の
レイアウト図である。
ス配置された図２のＭＯＳトランジスタの第２回路例の
レイアウト図である。
【図５】相対精度を要求されたバイポーラトランジスタ
を用いた第３回路例である。
を用いた第３回路例である。
【図６】相対精度を要求されたバイポーラトランジスタ
を用いた第４回路例である。
を用いた第４回路例である。
【図７】本発明の回路素子レイアウト方法を用いてクロ
ス配置された抵抗のレイアウト図である。
ス配置された抵抗のレイアウト図である。
【図８】本発明の回路素子レイアウト方法を用いてクロ
ス配置された抵抗の他のレイアウト図である。
ス配置された抵抗の他のレイアウト図である。
【図９】相対精度を要求されたバイポーラトランジスタ
を用いた回路例である。
を用いた回路例である。
【図１０】相対精度を要求されたＭＯＳトランジスタを
用いた回路例である。
用いた回路例である。
【図１１】従来技術の回路素子レイアウト方法を用いて
クロス配置された図９のバイポーラトランジスタの回路
例のレイアウト図である。
クロス配置された図９のバイポーラトランジスタの回路
例のレイアウト図である。
【図１２】従来技術の回路素子レイアウト方法を用いて
クロス配置された図１０のＭＯＳトランジスタの回路例
のレイアウト図である。
クロス配置された図１０のＭＯＳトランジスタの回路例
のレイアウト図である。
【図１３】従来技術の回路素子レイアウト方法を用いて
クロス配置された図９のバイポーラトランジスタの回路
例の他のレイアウト図である。
クロス配置された図９のバイポーラトランジスタの回路
例の他のレイアウト図である。
【図１４】従来技術の回路素子レイアウト方法を用いて
クロス配置された図１０のＭＯＳトランジスタの回路例
の他のレイアウト図である。
クロス配置された図１０のＭＯＳトランジスタの回路例
の他のレイアウト図である。
Ｑ１，…，Ｑ４…バイポーラトランジスタ（回路素子） Ｍ１，…，Ｍ４…ＭＯＳトランジスタ（回路素子） Ｒ１，…，Ｒ４…抵抗素子（回路素子）
【手続補正書】
【提出日】平成１１年１０月１５日（１９９９．１０．
１５）
１５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】請求項１に記載の発明の
要旨は、相対的な精度が要求される複数の回路素子の各
々に対して、同一電位となる部位を有する前記回路素子
どうしを同一アイランドに形成し同一電位となる部位を
共通とする共通化工程と、前記回路素子の各々を２分割
して同じ構成のアイランド２個を対角線上の所定の位置
にレイアウトするクロス配置工程とを有することを特徴
とする回路素子レイアウト方法に存する。また、請求項
２に記載の発明の要旨は、前記回路素子がバイポーラト
ランジスタであって前記同一電位となる部位がコレクタ
領域である場合、前記共通化工程は、当該コレクタ領域
を同一アイランドに形成するコレクタ共通化工程を有す
ることを特徴とする請求項１に記載の回路素子レイアウ
ト方法に存する。また、請求項３に記載の発明の要旨
は、前記回路素子が電界効果トランジスタであって前記
同一電位となる部位がソース及び／またはドレインであ
る場合、前記共通化工程は、当該ソース及び／またはド
レインを同一拡散層に形成する拡散層共通化工程を有す
ることを特徴とする請求項１に記載の回路素子レイアウ
ト方法に存する。また、請求項４に記載の発明の要旨
は、前記回路素子がラテラル型バイポーラトランジスタ
であって前記同一電位となる部位がベース領域である場
合、前記共通化工程は、当該ベース領域を同一アイラン
ドに形成するベース共通化工程を有することを特徴とす
る請求項１に記載の回路素子レイアウト方法に存する。
また、請求項５に記載の発明の要旨は、相対的な精度が
要求される抵抗素子又はキャパシタの各々を２分割して
対角線上の所定の位置にレイアウトするクロス配線工程
を有することを特徴とする抵抗素子又はキャパシタのレ
イアウト方法に存する。また、請求項６に記載の発明の
要旨は、半導体基板上の相対的な精度が要求される複数
の回路素子の各々に対して、同一電位となる部位を有す
る前記回路素子どうしを前記基板上の同一アイランドに
形成し同一電位となる部位を共通とし且つ前記回路素子
の各々を２分割して同じ構成のアイランド２個を対角線
上の所定の位置にレイアウトされている回路素子を有す
ることを特徴とする半導体装置に存する。また、請求項
７に記載の発明の要旨は、前記回路素子がバイポーラト
ランジスタであって前記同一電位となる部位がコレクタ
領域である場合、当該コレクタ領域が同一アイランドに
形成されていることを特徴とする請求項６に記載の半導
体装置に存する。また、請求項８に記載の発明の要旨
は、前記回路素子が電界効果トランジスタであって前記
同一電位となる部位がソース及び／またはドレインであ
る場合、当該ソース及び／またはドレインが同一拡散層
に形成されていることを特徴とする請求項６に記載の半
導体装置に存する。また、請求項９に記載の発明の要旨
は、前記回路素子がラテラル型バイポーラトランジスタ
であって前記同一電位となる部位がベース領域である場
合、当該ベース領域が同一アイランドに形成されている
ことを特徴とする請求項６に記載の半導体装置に存す
る。
要旨は、相対的な精度が要求される複数の回路素子の各
々に対して、同一電位となる部位を有する前記回路素子
どうしを同一アイランドに形成し同一電位となる部位を
共通とする共通化工程と、前記回路素子の各々を２分割
して同じ構成のアイランド２個を対角線上の所定の位置
にレイアウトするクロス配置工程とを有することを特徴
とする回路素子レイアウト方法に存する。また、請求項
２に記載の発明の要旨は、前記回路素子がバイポーラト
ランジスタであって前記同一電位となる部位がコレクタ
領域である場合、前記共通化工程は、当該コレクタ領域
を同一アイランドに形成するコレクタ共通化工程を有す
ることを特徴とする請求項１に記載の回路素子レイアウ
ト方法に存する。また、請求項３に記載の発明の要旨
は、前記回路素子が電界効果トランジスタであって前記
同一電位となる部位がソース及び／またはドレインであ
る場合、前記共通化工程は、当該ソース及び／またはド
レインを同一拡散層に形成する拡散層共通化工程を有す
ることを特徴とする請求項１に記載の回路素子レイアウ
ト方法に存する。また、請求項４に記載の発明の要旨
は、前記回路素子がラテラル型バイポーラトランジスタ
であって前記同一電位となる部位がベース領域である場
合、前記共通化工程は、当該ベース領域を同一アイラン
ドに形成するベース共通化工程を有することを特徴とす
る請求項１に記載の回路素子レイアウト方法に存する。
また、請求項５に記載の発明の要旨は、相対的な精度が
要求される抵抗素子又はキャパシタの各々を２分割して
対角線上の所定の位置にレイアウトするクロス配線工程
を有することを特徴とする抵抗素子又はキャパシタのレ
イアウト方法に存する。また、請求項６に記載の発明の
要旨は、半導体基板上の相対的な精度が要求される複数
の回路素子の各々に対して、同一電位となる部位を有す
る前記回路素子どうしを前記基板上の同一アイランドに
形成し同一電位となる部位を共通とし且つ前記回路素子
の各々を２分割して同じ構成のアイランド２個を対角線
上の所定の位置にレイアウトされている回路素子を有す
ることを特徴とする半導体装置に存する。また、請求項
７に記載の発明の要旨は、前記回路素子がバイポーラト
ランジスタであって前記同一電位となる部位がコレクタ
領域である場合、当該コレクタ領域が同一アイランドに
形成されていることを特徴とする請求項６に記載の半導
体装置に存する。また、請求項８に記載の発明の要旨
は、前記回路素子が電界効果トランジスタであって前記
同一電位となる部位がソース及び／またはドレインであ
る場合、当該ソース及び／またはドレインが同一拡散層
に形成されていることを特徴とする請求項６に記載の半
導体装置に存する。また、請求項９に記載の発明の要旨
は、前記回路素子がラテラル型バイポーラトランジスタ
であって前記同一電位となる部位がベース領域である場
合、当該ベース領域が同一アイランドに形成されている
ことを特徴とする請求項６に記載の半導体装置に存す
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8234 27/088 Ｆターム(参考） 5F038 AR21 AV05 AV06 CA02 CA06 5F048 AA01 AC01 5F064 CC02 CC03 CC09 CC22 CC23 DD05 DD15 5F082 AA08 AA11 AA21 BA19 BC03 FA03 FA06
Claims (8)
- 【請求項１】 相対的な精度が要求される回路素子の各
々に対して、同一電位となる部位を有する前記回路素子
を同一アイランドに形成する共通化工程と、 前記回路素子の各々を２分割して対角線上の所定の位置
にレイアウトするクロス配置工程とを有することを特徴
とする回路素子レイアウト方法。 - 【請求項２】 前記回路素子がバイポーラトランジスタ
であって前記同一電位となる部位がコレクタ領域である
場合、前記共通化工程は、当該コレクタ領域を同一アイ
ランドに形成するコレクタ共通化工程を有することを特
徴とする請求項１に記載の回路素子レイアウト方法。 - 【請求項３】 前記回路素子が電界効果トランジスタで
あって前記同一電位となる部位がソース及び／またはド
レインである場合、前記共通化工程は、当該ソース及び
／またはドレインを同一拡散層に形成する拡散層共通化
工程を有することを特徴とする請求項１に記載の回路素
子レイアウト方法。 - 【請求項４】 前記回路素子がラテラル型バイポーラト
ランジスタであって前記同一電位となる部位がベース領
域である場合、前記共通化工程は、当該ベース領域を同
一アイランドに形成するベース共通化工程を有すること
を特徴とする請求項１に記載の回路素子レイアウト方
法。 - 【請求項５】 抵抗素子やキャパシタやトランジスタ等
が形成される基板と、 相対的な精度が要求される素子であって、同一電位とな
る部位が前記基板上の同一アイランドに形成されるとと
もに、２分割されて対角線上の所定の位置にレイアウト
されている回路素子とを有することを特徴とする半導体
装置。 - 【請求項６】 前記回路素子がバイポーラトランジスタ
であって前記同一電位となる部位がコレクタ領域である
場合、当該コレクタ領域が同一アイランドに形成されて
いることを特徴とする請求項５に記載の半導体装置。 - 【請求項７】 前記回路素子が電界効果トランジスタで
あって前記同一電位となる部位がソース及び／またはド
レインである場合、当該ソース及び／またはドレインが
同一拡散層に形成されていることを特徴とする請求項５
に記載の半導体装置。 - 【請求項８】 前記回路素子がラテラル型バイポーラト
ランジスタであって前記同一電位となる部位がベース領
域である場合、当該ベース領域が同一アイランドに形成
されていることを特徴とする請求項５に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34667898A JP3179424B2 (ja) | 1998-11-20 | 1998-11-20 | 回路素子レイアウト方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34667898A JP3179424B2 (ja) | 1998-11-20 | 1998-11-20 | 回路素子レイアウト方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164814A true JP2000164814A (ja) | 2000-06-16 |
| JP3179424B2 JP3179424B2 (ja) | 2001-06-25 |
Family
ID=18385084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34667898A Expired - Fee Related JP3179424B2 (ja) | 1998-11-20 | 1998-11-20 | 回路素子レイアウト方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3179424B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004061951A1 (ja) * | 2003-01-06 | 2004-07-22 | Sanyo Electric Co., Ltd. | 回路レイアウト構造 |
| JP2006332528A (ja) * | 2005-05-30 | 2006-12-07 | Denso Corp | カレントミラー回路を備えた半導体装置 |
| JP2009021360A (ja) * | 2007-07-11 | 2009-01-29 | Mitsumi Electric Co Ltd | Ｍｏｓトランジスタ及びこれを用いたｍｏｓトランジスタ回路 |
-
1998
- 1998-11-20 JP JP34667898A patent/JP3179424B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004061951A1 (ja) * | 2003-01-06 | 2004-07-22 | Sanyo Electric Co., Ltd. | 回路レイアウト構造 |
| JP2006332528A (ja) * | 2005-05-30 | 2006-12-07 | Denso Corp | カレントミラー回路を備えた半導体装置 |
| JP2009021360A (ja) * | 2007-07-11 | 2009-01-29 | Mitsumi Electric Co Ltd | Ｍｏｓトランジスタ及びこれを用いたｍｏｓトランジスタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3179424B2 (ja) | 2001-06-25 |
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