JPS6037158A - Ｍｏｓ型集積回路 - Google Patents
Ｍｏｓ型集積回路Info
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- JPS6037158A JPS6037158A JP58144789A JP14478983A JPS6037158A JP S6037158 A JPS6037158 A JP S6037158A JP 58144789 A JP58144789 A JP 58144789A JP 14478983 A JP14478983 A JP 14478983A JP S6037158 A JPS6037158 A JP S6037158A
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- 238000000034 method Methods 0.000 abstract description 3
- 238000005530 etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ゲート領域が分割構造になっているＭＯ８型
１ランジスタを含むＭＯ８型集積回路に関する。
１ランジスタを含むＭＯ８型集積回路に関する。
ＭＯ８型集積回路においては、ドレイン−ソース間を流
れる電流ＩＤＳはゲート電圧■ＧＳ及びドレイン−ソー
ス間電圧ＶＤ８が一定であれば、ゲート幅をゲート長で
割った値に比的する。
れる電流ＩＤＳはゲート電圧■ＧＳ及びドレイン−ソー
ス間電圧ＶＤ８が一定であれば、ゲート幅をゲート長で
割った値に比的する。
従来、ゲート長が同一寸法で、ゲート幅の異なるトラン
ジスタ相互間の相対比の精度を考えた場合、ＭＯ８型集
積回路のゲート領域の構造は、それぞれ必要とされるゲ
ート長及びゲート幅を有する単一のゲート領域から構成
される。
ジスタ相互間の相対比の精度を考えた場合、ＭＯ８型集
積回路のゲート領域の構造は、それぞれ必要とされるゲ
ート長及びゲート幅を有する単一のゲート領域から構成
される。
−例として、３個のＭＯ８ｆｉ）ランジスタからなる、
従来のＭＯ８型集積回路のゲート領域の構造を表わした
、マスクパターンの平面図を第１図に示す。
従来のＭＯ８型集積回路のゲート領域の構造を表わした
、マスクパターンの平面図を第１図に示す。
ここで、第１図において各トランジスタのゲート領域４
．５．６は、ゲート長は同一でそれぞれゲート幅がｌ
Ｑ ｐｍ、 １５ ｐｍ、 ２５ ｐｘｎとなり”Ｃお
シ、ある任意のゲート電圧ＶａＳによシトレイン出力配
線１．２．３には、１：１．５二２．５の相対比、すな
わち２：３：５の整数比関係にある電流が流れるように
構成されている。なお、第１図において７はソース電源
配線、８はソース領域、９はドレイン領域、１０は電極
取出し部でおる。
．５．６は、ゲート長は同一でそれぞれゲート幅がｌ
Ｑ ｐｍ、 １５ ｐｍ、 ２５ ｐｘｎとなり”Ｃお
シ、ある任意のゲート電圧ＶａＳによシトレイン出力配
線１．２．３には、１：１．５二２．５の相対比、すな
わち２：３：５の整数比関係にある電流が流れるように
構成されている。なお、第１図において７はソース電源
配線、８はソース領域、９はドレイン領域、１０は電極
取出し部でおる。
しかし、この構造では牛尋体基板上面の量化膜をゲート
酸化の工程で選択的に除去する場合、酸化膜のエツチン
グのバラツキにより、ゲート幅が例えば１μｍＦ４まっ
たとき、実効的なゲート幅はそれぞれ９μｍ１１１１４
μｍ、２４μ！ｎとなシ、トランジスタ相互間の相対比
は、１：１．６：２．７となシ、始めの１ ： １．５
： ２．５の相対比が変わってしまうという欠点があ
る。
酸化の工程で選択的に除去する場合、酸化膜のエツチン
グのバラツキにより、ゲート幅が例えば１μｍＦ４まっ
たとき、実効的なゲート幅はそれぞれ９μｍ１１１１４
μｍ、２４μ！ｎとなシ、トランジスタ相互間の相対比
は、１：１．６：２．７となシ、始めの１ ： １．５
： ２．５の相対比が変わってしまうという欠点があ
る。
このことは、比例的な電流を取扱うことの多いアナログ
特性を有するＭＯ８型集積回路を実現させる場合の一つ
の障害と力っている。
特性を有するＭＯ８型集積回路を実現させる場合の一つ
の障害と力っている。
本発明の目的は、一定のゲート長で基準のゲート幅から
なる基準ゲート領域を有するＭＯ８型トランジスタを所
定の整数比に対応して並列配置し接続してなるゲート領
域を有するトランジスタを組合せることによシ、上記欠
点を解消し、ゲート幅の異なるトランジスタ相互間の相
対比の精度を向上させることの出来るＭＯ８型集積回路
を提供することにある。
なる基準ゲート領域を有するＭＯ８型トランジスタを所
定の整数比に対応して並列配置し接続してなるゲート領
域を有するトランジスタを組合せることによシ、上記欠
点を解消し、ゲート幅の異なるトランジスタ相互間の相
対比の精度を向上させることの出来るＭＯ８型集積回路
を提供することにある。
本発明のＭＯ８型集積回路は、ゲート長が同一でかつゲ
ート幅が整数比関係にある複数のＭＯ８型トランジスタ
を含むＭＯ８型集積回路において、複数の前記ＭＯ８型
トランジスタが、それぞれその整数比関係に対応する整
数分の１のゲート幅からなる基準ゲート領域を並列配置
し接続してなるゲート領域を有していることから構成さ
れる。
ート幅が整数比関係にある複数のＭＯ８型トランジスタ
を含むＭＯ８型集積回路において、複数の前記ＭＯ８型
トランジスタが、それぞれその整数比関係に対応する整
数分の１のゲート幅からなる基準ゲート領域を並列配置
し接続してなるゲート領域を有していることから構成さ
れる。
次に、本発明の実施例を図面を用いて詳細に説明する。
第２図に本発明の一実施例のマスクパターンの平面図を
示す。本実施例は第１図の従来例に対応してなされたも
ので、３個のＭＯＢ型トランジスタからなっている。各
トランジスタのゲート領域１４，１５．１６は、第１図
に示したもの 、。
示す。本実施例は第１図の従来例に対応してなされたも
ので、３個のＭＯＢ型トランジスタからなっている。各
トランジスタのゲート領域１４，１５．１６は、第１図
に示したもの 、。
と同様に、ゲート長は同一でゲート幅はそれぞれ２：３
：５の整数比関係にある１０μｍ、１５μｍ。
：５の整数比関係にある１０μｍ、１５μｍ。
２５μｍとなっている。
しかし、本実施例の各ゲート領域は、ゲート幅として前
記の整数比関係に対応する整数分の１である５μｍを基
準ゲート幅とする基準ゲート領域２１とし、ゲート領域
１４は、基準ゲート領域２１を２個、ゲート領域１５は
、基準ゲート領域２１を３個、ゲート領域部１６は、基
準ゲート領域２１を５個それぞれゲート領域間の距離を
保って並列配置しゲート配線２２で接続されておシ、各
ドレイン電流がそれぞれドレイン出力配線１１．１２．
１３から取出されるようになっている。なお、第２図に
おいて、１７はソース電源配線、１８はソース領域、１
９はドレイン領域、２０は電極取出し部である。
記の整数比関係に対応する整数分の１である５μｍを基
準ゲート幅とする基準ゲート領域２１とし、ゲート領域
１４は、基準ゲート領域２１を２個、ゲート領域１５は
、基準ゲート領域２１を３個、ゲート領域部１６は、基
準ゲート領域２１を５個それぞれゲート領域間の距離を
保って並列配置しゲート配線２２で接続されておシ、各
ドレイン電流がそれぞれドレイン出力配線１１．１２．
１３から取出されるようになっている。なお、第２図に
おいて、１７はソース電源配線、１８はソース領域、１
９はドレイン領域、２０は電極取出し部である。
本実施例において、酸化膜のエツチングのバラツキによ
シゲート幅が１μｍｍまった場合、それぞれのトランジ
スタのゲート領域の実効的なゲート幅は、８ｆｉｍＣ４
ｐｍＸ２）Ｉ １２ｐｍ（４ｐｍ×３）、２０μｍ（４
μｍｘ５）となシ、トランジスタ相互間の相対比１ ：
１．５ ： ２．５は変わらないので、ドレイン出力
配線１１．１２．１３に流れるドレイン−ソース間電流
ＩＤＳの各トランジスタ間の電流比も１ ： １．５
： ２．５の値を十分に得ることが出来る。
シゲート幅が１μｍｍまった場合、それぞれのトランジ
スタのゲート領域の実効的なゲート幅は、８ｆｉｍＣ４
ｐｍＸ２）Ｉ １２ｐｍ（４ｐｍ×３）、２０μｍ（４
μｍｘ５）となシ、トランジスタ相互間の相対比１ ：
１．５ ： ２．５は変わらないので、ドレイン出力
配線１１．１２．１３に流れるドレイン−ソース間電流
ＩＤＳの各トランジスタ間の電流比も１ ： １．５
： ２．５の値を十分に得ることが出来る。
なお、どれまでの説明は、ゲート領域の整数比が２：３
：５（相対比が１：１．１２．５）の３個のトランジス
タの場合について行なったけれども、本発明はこれに限
定されることなく、任意の整数比関係の場合にも適用出
来ることはいうまでもない。
：５（相対比が１：１．１２．５）の３個のトランジス
タの場合について行なったけれども、本発明はこれに限
定されることなく、任意の整数比関係の場合にも適用出
来ることはいうまでもない。
また、トランジスタをＭＯＳ型としたが、よシ一般的に
は絶縁ゲート型（ＭＩＳ型）トランジスタであっても良
いことはもちろんである。
は絶縁ゲート型（ＭＩＳ型）トランジスタであっても良
いことはもちろんである。
以上詳細に説明したとおり、本発明のＭＯ８型集積回路
は、各トランジスタのゲート領域を一定のゲート長で基
準ゲート幅からなる基準ゲート領域を所定の整数比に対
応した個数並列接続した構成としているので、従来のよ
うにエツチング工程によ、ｂトランジスタ相互のドレイ
ン電流の相対比が変ることは無くなり、トランジスタ相
互間の相対比の精度が向上するという効果を有しており
、特にリニア回路用とし好適である。
は、各トランジスタのゲート領域を一定のゲート長で基
準ゲート幅からなる基準ゲート領域を所定の整数比に対
応した個数並列接続した構成としているので、従来のよ
うにエツチング工程によ、ｂトランジスタ相互のドレイ
ン電流の相対比が変ることは無くなり、トランジスタ相
互間の相対比の精度が向上するという効果を有しており
、特にリニア回路用とし好適である。
第１図は従来のＭＯ８型集積回路の一例のマスクパター
ンを示す平面図、第２図は本発明の一実施例のマスクパ
ターンを示す平面図である。 １、２．３．１１．１２．１３・・・・・・ドレイン出
力配線、４、５．６．１４．１５．１６・・・・・・ゲ
ート領域、７，１７・・・・・・ソース電源配線、８．
１８・・・・・・ンース領域、９．１９・・・・・・ド
レイン領域、１０，２０・・・・・・電極取出し部、２
１・・・・・・基準ゲート領域、２２・・・・・・ゲー
ト配線。 第１図
ンを示す平面図、第２図は本発明の一実施例のマスクパ
ターンを示す平面図である。 １、２．３．１１．１２．１３・・・・・・ドレイン出
力配線、４、５．６．１４．１５．１６・・・・・・ゲ
ート領域、７，１７・・・・・・ソース電源配線、８．
１８・・・・・・ンース領域、９．１９・・・・・・ド
レイン領域、１０，２０・・・・・・電極取出し部、２
１・・・・・・基準ゲート領域、２２・・・・・・ゲー
ト配線。 第１図
Claims (1)
- ゲート長が同一でかつゲート幅が整数比関係にある複数
のＭＯ８型トランジスタを含むＭＯ８型集積回路におい
て、複数の前記ＭＯ８型トランジスタが、それぞれその
整数比関係に対応する整数分の１のゲート幅からなる基
準ゲート領域を並列配置し接続してなるゲート領域を有
していることを特徴とするＭＯ８型集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144789A JPS6037158A (ja) | 1983-08-08 | 1983-08-08 | Ｍｏｓ型集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144789A JPS6037158A (ja) | 1983-08-08 | 1983-08-08 | Ｍｏｓ型集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6037158A true JPS6037158A (ja) | 1985-02-26 |
| JPH0131705B2 JPH0131705B2 (ja) | 1989-06-27 |
Family
ID=15370483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144789A Granted JPS6037158A (ja) | 1983-08-08 | 1983-08-08 | Ｍｏｓ型集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037158A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197861U (ja) * | 1984-12-03 | 1986-06-23 | ||
| JPH05175497A (ja) * | 1991-12-25 | 1993-07-13 | Nec Corp | 半導体トランジスタチップ |
| US6598214B2 (en) * | 2000-12-21 | 2003-07-22 | Texas Instruments Incorporated | Design method and system for providing transistors with varying active region lengths |
-
1983
- 1983-08-08 JP JP58144789A patent/JPS6037158A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197861U (ja) * | 1984-12-03 | 1986-06-23 | ||
| JPH05175497A (ja) * | 1991-12-25 | 1993-07-13 | Nec Corp | 半導体トランジスタチップ |
| US6598214B2 (en) * | 2000-12-21 | 2003-07-22 | Texas Instruments Incorporated | Design method and system for providing transistors with varying active region lengths |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0131705B2 (ja) | 1989-06-27 |
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