JPH0590485A - 半導体装置 - Google Patents

半導体装置

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JPH0590485A
JPH0590485A JP24570691A JP24570691A JPH0590485A JP H0590485 A JPH0590485 A JP H0590485A JP 24570691 A JP24570691 A JP 24570691A JP 24570691 A JP24570691 A JP 24570691A JP H0590485 A JPH0590485 A JP H0590485A
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JP
Japan
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fet
linear array
bipolar
semiconductor device
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JP24570691A
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English (en)
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Toshimitsu Ichiyanagi
敏光 一柳
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Toshiba Corp
Toshiba Intelligent Technology Co Ltd
Original Assignee
Toshiba Corp
Toshiba Intelligent Technology Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】バイポーラ回路とＦＥＴ回路が混在したＬＳＩ
をセミカスタムに容易に開発できる。 【構成】バイポーラのリニアアレイの基板２と、ＦＥＴ
実装基板３とを同一パッケージ１内に封止するようにし
たものである。 【効果】１チップでつくるよりも短期間でできる。

Description

【発明の詳細な説明】
［発明の目的］
【０００１】
【産業上の利用分野】この発明は、セミカスタムＬＳＩ
の実現に適した構造で、その開発の容易化を図ることの
できる半導体装置に関する。
【０００２】
【従来の技術】ＡＳＩＣ（アプリケーション スペシフ
ィク ＩＣ；特定用途向けＬＳＩ）の名の下でアナログ
セミカスタムＬＳＩを短期間で製作する場合、マスター
スライス方式のリニアアレイ技術を利用して特定用途の
半導体装置として実現される。一般には、このリニアア
レイ技術はバイポーラプロセスで構成されている。
【０００３】バイポーラプロセスは、アナログ回路を構
成するのに、数々の優れた特徴を持っているが、ある特
定用途、たとえば非常に小さい入力バイアス電流でなく
てはならないとき、バイポーラよりＪＦＥＴ（ジャンク
ションＦＥＴ、接合ＦＥＴ）またはＭＯＳＦＥＴ（メタ
ル オキサイド セミコンダクションＦＥＴ）の方が優
れている。
【０００４】しかし、これらを一枚の半導体基板上に集
積しようとすると、工程数の増加のため、製造期間がか
かるとともに、費用が増加し、セミカスタムＬＳＩの優
れた特徴がなくなってしまっていた。
【０００５】
【発明が解決しようとする課題】従来は、バイポーラと
ＪＦＥＴまたはＭＯＳＦＥＴで構成される回路を同一半
導体基板上に集積できるマスタースライス方式のリニア
アレイは、工程増加による費用、期間増加のため、その
特徴（短期開発、低開発費など）に合わなくなり、容易
に特定用途向けの半導体装置を実現することが困難であ
るという問題があった。そこで、この発明は、バイポー
ラとＦＥＴで構成される回路を容易に実現することので
きる構造の半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明の半導体装置
は、バイポーラのリニアアレイで構成される半導体基板
と少なくとも１つのＦＥＴが載置されている基板とを同
一の外囲器上にそれぞれ配置し、かつそれぞれが接続さ
れている。
【０００７】
【作用】この発明は、バイポーラのリニアアレイで構成
される半導体基板と少なくとも１つのＦＥＴが載置され
ている基板とを同一の外囲器上にそれぞれ配置し、かつ
それぞれが接続されているものである。
【０００８】
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。
【０００９】図１、図２はこの発明の半導体装置（セミ
カスタムＬＳＩ）の構成を示すものである。すなわち、
半導体装置の外囲器１の中に２つの基板２、３が設けら
れており、外見からは一つの半導体装置に見えるように
なっている。基板２はその表面にリニアアレイ領域２ａ
を有し、バイポーラ半導体プロセス（リニアアレイ）で
つくられた半導体基板（チップ）となっている。基板３
はその表面にＦＥＴ領域３ａを有し、薄膜基板に超微細
パターンをプリントしたものであり、超小型のＪＦＥＴ
（ジャンクションＦＥＴ、接合ＦＥＴ）４またはＭＯＳ
ＦＥＴ（メタルオキサイド セミコンダクションＦＥ
Ｔ）４が搭載されるようになっている。基板２、３の表
面には、それぞれ複数のＩ／Ｏパッド２ｂ、…、３ｂ、
…が設けられており、基板３のＩ／Ｏパッド３ｂ、…に
は、基板３のＦＥＴ領域３ａに搭載されたＦＥＴ４がＦ
ＥＴ領域３ａ上のプリントパターン５よって接続されて
いる。
【００１０】また、Ｉ／Ｏパッド２ｂ、…、３ｂ、…は
リード線６、…によって外部リード（図示しない）に接
続されている。基板２のＩ／Ｏパッド２ｂ、…の一部と
基板３のＩ／Ｏパッド３ｂ、…の一部とがリード線７、
…によって外囲器１内で接続されている。
【００１１】上記したように、バイポーラのリニアアレ
イの半導体基板は、マスタースライス方式によって短期
間に製造され、並行して製造済のＪＦＥＴまたはＭＯＳ
ＦＥＴの基板を、組立時に、同一外囲器上に配置、接続
し、一つの半導体装置を実現している。これにより、バ
イポーラリニアアレイのみの半導体製造工程期間と同じ
位の期間で製造することができる。
【００１２】すなわち、バイポーラリニアアレイの半導
体基板と、ＪＦＥＴまたはＭＯＳＦＥＴで構成される基
板を同一の外囲器上に配置、接続された半導体装置を非
常に容易にかつ短期間で提供することができる。
【００１３】
【発明の効果】以上説明したようにこの発明によれば、
バイポーラとＦＥＴで構成される回路を容易に実現する
ことのできる構造の半導体装置を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施例の半導体装置の平面図。
【図２】この発明の一実施例の半導体装置の平面図。
【符号の説明】
１…外囲器（パッケージ）、２、３…基板、２ａ…リニ
アアレイ領域、３ａ…ＦＥＴ領域、２ｂ、〜、３ｂ、〜
…Ｉ／Ｏパッド、４…ＦＥＴ、５…プリントパターン、
６、〜、７、〜…リード線。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 バイポーラのリニアアレイで構成される
    半導体基板と少なくとも１つのＦＥＴが載置されている
    基板とを同一の外囲器上にそれぞれ配置し、かつそれぞ
    れが接続されていることを特徴とする半導体装置。
JP24570691A 1991-09-25 1991-09-25 半導体装置 Pending JPH0590485A (ja)

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JP24570691A JPH0590485A (ja) 1991-09-25 1991-09-25 半導体装置

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ID=17137597

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