JPH01307815A - 情報処理装置のリセット方式 - Google Patents
情報処理装置のリセット方式Info
- Publication number
- JPH01307815A JPH01307815A JP63139914A JP13991488A JPH01307815A JP H01307815 A JPH01307815 A JP H01307815A JP 63139914 A JP63139914 A JP 63139914A JP 13991488 A JP13991488 A JP 13991488A JP H01307815 A JPH01307815 A JP H01307815A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- input terminal
- register
- reset
- clock input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 10
- 230000010365 information processing Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000002131 composite material Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ラッチによりレジスタを構成する情報処理
装置のリセット方式、特に高速にリセットするリセット
方式に関するものである。
装置のリセット方式、特に高速にリセットするリセット
方式に関するものである。
［従来の技術］
従来技術及び本発明を説明するために、先ずラッチによ
り構成されるレジスタの一例の等価論理を第５図に示す
。図に示すように、レジスタ１は、２個のラッチｌａ、
ｌｂと入力を選択するセレクタ１ｃと上記ラッチｌａ、
ｌｂにそれぞれ２種のクロックを供給するためのＯＲゲ
ートｌｄ。
り構成されるレジスタの一例の等価論理を第５図に示す
。図に示すように、レジスタ１は、２個のラッチｌａ、
ｌｂと入力を選択するセレクタ１ｃと上記ラッチｌａ、
ｌｂにそれぞれ２種のクロックを供給するためのＯＲゲ
ートｌｄ。
１ｅとから構成され、データ入力端子１ｆ、スキャン入
力端子１ｇ９通常モードとスキャンモードのモード切替
入力端子１ｈ、クロック入力端子１１と１ｊｙスキヤン
クロツク入力端子１にと１２、データ出力端子１ｍ及び
データ出力兼用のスキャン出力端子１ｎを有する。なお
、ラッチ１ｂをスキャン専用として用いる場合にはＯＲ
ゲート１ｅ及びクロック入力端子１ｊが不要となる。
力端子１ｇ９通常モードとスキャンモードのモード切替
入力端子１ｈ、クロック入力端子１１と１ｊｙスキヤン
クロツク入力端子１にと１２、データ出力端子１ｍ及び
データ出力兼用のスキャン出力端子１ｎを有する。なお
、ラッチ１ｂをスキャン専用として用いる場合にはＯＲ
ゲート１ｅ及びクロック入力端子１ｊが不要となる。
第６図は従来の情報処理装置におけるスキャンパス構成
を示すブロック図である。図において、８は情報処理装
置の構成要素となるＬＳＩ、プリント基板回路又はそれ
らの複合体であり、上述したレジスタ１を複数備えてお
り、２はスキャン入力端子、３はスキャン出力端子、４
は通常モードとスキャンモードのモード切替入力端子、
５はスキャンハクロック入力端子、６はスキャンＢクロ
ック入力端子である。各レジスタ１は上記各入出力端子
と図示の如く結線されるとともに、前段のレジスタ１の
スキャン出力端子１ｎが次段のレジスタ１のスキャン入
力端子１ｇに順次接続されてスキャンパスが構成されて
いる。
を示すブロック図である。図において、８は情報処理装
置の構成要素となるＬＳＩ、プリント基板回路又はそれ
らの複合体であり、上述したレジスタ１を複数備えてお
り、２はスキャン入力端子、３はスキャン出力端子、４
は通常モードとスキャンモードのモード切替入力端子、
５はスキャンハクロック入力端子、６はスキャンＢクロ
ック入力端子である。各レジスタ１は上記各入出力端子
と図示の如く結線されるとともに、前段のレジスタ１の
スキャン出力端子１ｎが次段のレジスタ１のスキャン入
力端子１ｇに順次接続されてスキャンパスが構成されて
いる。
次に動作について説明する。動作は通常モードとスキャ
ンモードに分かれる。このモードの切替えはサービスプ
ロセッサによって制御されるモード切替入力端子４の値
により決定される。
ンモードに分かれる。このモードの切替えはサービスプ
ロセッサによって制御されるモード切替入力端子４の値
により決定される。
通常モードでは、スキャンハクロック入力端子５とスキ
ャンＢクロック入力端子６はそれぞれのクロックがオフ
となるようにセットされている。
ャンＢクロック入力端子６はそれぞれのクロックがオフ
となるようにセットされている。
データは、各レジスタ１のデータ入力端子１ｆよリセレ
クタ１ｃを介してタロツク入力端子１１のクロックによ
りラッチ１ａにセットされる。ＯＲゲートｌｅ、クロッ
ク入力端子１ｊが存在しかつこのタロツク入力端子１ｊ
にタロツクが供給されていると、ラッチ１ａの値はラッ
チ１ｂに転送される。
クタ１ｃを介してタロツク入力端子１１のクロックによ
りラッチ１ａにセットされる。ＯＲゲートｌｅ、クロッ
ク入力端子１ｊが存在しかつこのタロツク入力端子１ｊ
にタロツクが供給されていると、ラッチ１ａの値はラッ
チ１ｂに転送される。
スキャンモードでは、交互に有意となるＡクロックとＢ
クロックがスキャンハクロック入力端子５とスキャンＢ
クロック入力端子６に入力されて各レジスタ１のスキャ
ンクロック入力端子１にと１ｇが交互に有意となるとと
もに、スキャン入力端子２よりスキャンデータが入り、
それが初段のレジスタ１のスキャン入力端子１ｇ、ラッ
チｌａ、ｌｂを伝わり次段のレジスタ１のスキャン入力
端子１ｇｙラッチｌａ、ｌｂへと順次セットされていく
。それと同時に各レジスタ１の値がスキャン出力端子１
ｎ、３と伝わって外部に取り出される。なお、スキャン
中はタロツク入力端子１ｊと１ｊのクロックはオフにし
ておく。
クロックがスキャンハクロック入力端子５とスキャンＢ
クロック入力端子６に入力されて各レジスタ１のスキャ
ンクロック入力端子１にと１ｇが交互に有意となるとと
もに、スキャン入力端子２よりスキャンデータが入り、
それが初段のレジスタ１のスキャン入力端子１ｇ、ラッ
チｌａ、ｌｂを伝わり次段のレジスタ１のスキャン入力
端子１ｇｙラッチｌａ、ｌｂへと順次セットされていく
。それと同時に各レジスタ１の値がスキャン出力端子１
ｎ、３と伝わって外部に取り出される。なお、スキャン
中はタロツク入力端子１ｊと１ｊのクロックはオフにし
ておく。
一方、リセット動作は次のように行われる。各レジスタ
１のクロック入力端子１１と１ｊのクロックをオフにし
ておき、モード切替入力端子４をスキャンモードにセッ
トし、スキャン入力端子２を′０′にセットする。次に
スキャンハクロック入力端子５とスキャンＢクロック入
力端子６のクロックがともにオン状態となるようにセッ
トする。ラッチはクロックがオン状態ではデータが筒抜
けになるため、スキャン入力端子２より入力された′０
′がレジスタ１を順次伝わってい（。この伝播速度はゲ
ートの遅延のみで済むため、上述したスキャンモードで
クロックを交互に出す方法に比べ、１００〜１０００倍
の速さで処理できる。 ′０′と云う値が全レジスタ１
に伝播した後にスキャンハクロック入力端子５とスキャ
ンＢクロック入力端子６のクロックをオフにすると全レ
ジスタ１はＩ ＯＴ に固定され、リセット動作が完了
する。
１のクロック入力端子１１と１ｊのクロックをオフにし
ておき、モード切替入力端子４をスキャンモードにセッ
トし、スキャン入力端子２を′０′にセットする。次に
スキャンハクロック入力端子５とスキャンＢクロック入
力端子６のクロックがともにオン状態となるようにセッ
トする。ラッチはクロックがオン状態ではデータが筒抜
けになるため、スキャン入力端子２より入力された′０
′がレジスタ１を順次伝わってい（。この伝播速度はゲ
ートの遅延のみで済むため、上述したスキャンモードで
クロックを交互に出す方法に比べ、１００〜１０００倍
の速さで処理できる。 ′０′と云う値が全レジスタ１
に伝播した後にスキャンハクロック入力端子５とスキャ
ンＢクロック入力端子６のクロックをオフにすると全レ
ジスタ１はＩ ＯＴ に固定され、リセット動作が完了
する。
［発明が解決しようとする課題］
従来のリセット方式は以上のようになされているので、
オールゼロへのリセットは高速にできるが、 ′１′を
含むパターンへのリセットは上述したクロックを交互に
出す方法によらねばならす高速にできないという問題点
があった。一般的に、パリティピットとして奇数パリテ
ィを採用すると′１′を含むパターンにリセットする必
要が生じてくる。
オールゼロへのリセットは高速にできるが、 ′１′を
含むパターンへのリセットは上述したクロックを交互に
出す方法によらねばならす高速にできないという問題点
があった。一般的に、パリティピットとして奇数パリテ
ィを採用すると′１′を含むパターンにリセットする必
要が生じてくる。
この発明は上記のような問題点を解消するためになされ
たもので、ｊ Ｏｊ と′１′が混在したパターンに高
速にリセットすることができる情報処理装置のリセット
方式を堤供することを目的とする。
たもので、ｊ Ｏｊ と′１′が混在したパターンに高
速にリセットすることができる情報処理装置のリセット
方式を堤供することを目的とする。
［課題を解決するための手段］
この発明に係る情報処理装置のリセット方式は、初段の
レジスタのスキャン入力端子を所望のＭ（’Ｏ’又は′
１′）に固定するとともに各レジスタのスキャンクロツ
タ入力端子を有意の値（オン）に固定し、かつスキャン
パスにおける所望のレジスタ間の接続に反転ゲート又は
前段のレジスタの反転出力を用いたものである。
レジスタのスキャン入力端子を所望のＭ（’Ｏ’又は′
１′）に固定するとともに各レジスタのスキャンクロツ
タ入力端子を有意の値（オン）に固定し、かつスキャン
パスにおける所望のレジスタ間の接続に反転ゲート又は
前段のレジスタの反転出力を用いたものである。
［作用］
この発明においては、スキャンパス上の各レジスタを′
０゛と′１′が混在した所望のパターンに対応してグル
ープ化してＪ ＯＩ又は′１′にリセットするグループ
内のレジスタ同士は従来同様チエイン状に接続し、前の
グループにおける最後段のレジスタと後のグループにお
ける最前段のレジスタとの間に反転ゲートを挿入するか
、又は上記最後段のレジスタの反転出力（ラッチの反転
出力）をスキャン出力端子として上記最前段のレジスタ
のスキャン入力端子に接続することにより、スキャンパ
ス上のスキャンデータを所望の位置で反転することがで
き、スキャン人力データを′０′又は′１′に固定し、
スキャン用の２つのクロックをオン状態とすることによ
り、各レジスタは１０′と′１′が混在したパターンに
高速にリセットされる。
０゛と′１′が混在した所望のパターンに対応してグル
ープ化してＪ ＯＩ又は′１′にリセットするグループ
内のレジスタ同士は従来同様チエイン状に接続し、前の
グループにおける最後段のレジスタと後のグループにお
ける最前段のレジスタとの間に反転ゲートを挿入するか
、又は上記最後段のレジスタの反転出力（ラッチの反転
出力）をスキャン出力端子として上記最前段のレジスタ
のスキャン入力端子に接続することにより、スキャンパ
ス上のスキャンデータを所望の位置で反転することがで
き、スキャン人力データを′０′又は′１′に固定し、
スキャン用の２つのクロックをオン状態とすることによ
り、各レジスタは１０′と′１′が混在したパターンに
高速にリセットされる。
［実施例］
以下、この発明の一実施例を図について説明する。
第１図において、１，１・・・は前記第５図に示した構
成のレジスタ、２はスキャン入力端子、３はスキャン出
力端子、４は通常モードとスキャンモードのモード切替
入力端子、５はスキャンハクロック入力端子、６はスキ
ャンＢクロック入力端子であり、これらは従来のものと
同様なものである。７はスキャンパス上を伝わるスキャ
ンデータの値を反転する反転ゲートであり、図中の上欄
の最後段のレジスタ１と下欄の最前段のレジスタ１との
間に挿入され、それらの接続に用いられる。それ以外の
接続は従来と同様である。
成のレジスタ、２はスキャン入力端子、３はスキャン出
力端子、４は通常モードとスキャンモードのモード切替
入力端子、５はスキャンハクロック入力端子、６はスキ
ャンＢクロック入力端子であり、これらは従来のものと
同様なものである。７はスキャンパス上を伝わるスキャ
ンデータの値を反転する反転ゲートであり、図中の上欄
の最後段のレジスタ１と下欄の最前段のレジスタ１との
間に挿入され、それらの接続に用いられる。それ以外の
接続は従来と同様である。
以上のように構成された本実施例においては、従来と同
様に、モード切替入力端子４をスキャンモードに、スキ
ャンハクロック入力端子５とスキャンＢクロック入力端
子６のクロックをともにオン状態にセットし、スキャン
入力端子２を′０′に固定すると、第１図の各レジスタ
１内に示した値になるようにスキャンパスにスキャンデ
ータが流れ、それらの値に落ち着く。その後、ゲート遅
延時間を見込んでスキャンハクロック入力端子５とスキ
ャンＢクロック入力端子６のクロックをオフにすればリ
セット動作は終了し、各レジスタ１は′０′と′１′が
混在したパターンに高速にリセットされる。スキャンパ
スの構成にあたり、その接続順序は、論理的な意味にと
られ九ず、′Ｏ′にリセットするもの同士をグループと
して接続し、次に反転ゲート７を接続して、最後に１１
′にリセットするもの同士をグループとして接続すれば
良い。
様に、モード切替入力端子４をスキャンモードに、スキ
ャンハクロック入力端子５とスキャンＢクロック入力端
子６のクロックをともにオン状態にセットし、スキャン
入力端子２を′０′に固定すると、第１図の各レジスタ
１内に示した値になるようにスキャンパスにスキャンデ
ータが流れ、それらの値に落ち着く。その後、ゲート遅
延時間を見込んでスキャンハクロック入力端子５とスキ
ャンＢクロック入力端子６のクロックをオフにすればリ
セット動作は終了し、各レジスタ１は′０′と′１′が
混在したパターンに高速にリセットされる。スキャンパ
スの構成にあたり、その接続順序は、論理的な意味にと
られ九ず、′Ｏ′にリセットするもの同士をグループと
して接続し、次に反転ゲート７を接続して、最後に１１
′にリセットするもの同士をグループとして接続すれば
良い。
なお、上記実施例では１反転ゲート７を使用しているが
、その代わりに第５図に示したラッチ１ｂの反転出力の
を使用し、第２図のように構成しても良い。図中、１ｑ
は前のグループにおける最後段のレジスタ１の反転スキ
ャン出力端子である。
、その代わりに第５図に示したラッチ１ｂの反転出力の
を使用し、第２図のように構成しても良い。図中、１ｑ
は前のグループにおける最後段のレジスタ１の反転スキ
ャン出力端子である。
また、上記各実施例では、ｔ Ｏｐにリセットするもの
と′１′にリセッ１〜するものの２つのグループに分け
たが、そのように分けず、第３図のように更に多くのグ
ループに分けて、図中に示すように′０′と′１′が混
在した所望のパターンにリセットすることができる。
と′１′にリセッ１〜するものの２つのグループに分け
たが、そのように分けず、第３図のように更に多くのグ
ループに分けて、図中に示すように′０′と′１′が混
在した所望のパターンにリセットすることができる。
また、スキャン出力端子３の有意極性はスキャン入力端
子２の有意極性と同じでも逆でも良い。
子２の有意極性と同じでも逆でも良い。
一般的には複数ＬＳＩ間をスキャンパスが横断するため
極性を合わせている。
極性を合わせている。
更に、リセットするパターンが複数種ある時には第４図
のように途中に選択回路を設けることによりパターンの
選択が可能となる。第４図の例では、各レジスタ１を４
つのグループに分け、常に′０′にリセットするグルー
プＡ、常に′１″にリセットするグループＢ、リセット
パターン選択入力端子９の値と同じ値にリセットするグ
ループＣ，リセットパターン選択入力端子９の値の反転
値にリセットするグループＤとする。１０はリセットパ
ターン選択回路で、リセットパターン選択入力端子９が
（Ｏｔのときは上段の入力が。
のように途中に選択回路を設けることによりパターンの
選択が可能となる。第４図の例では、各レジスタ１を４
つのグループに分け、常に′０′にリセットするグルー
プＡ、常に′１″にリセットするグループＢ、リセット
パターン選択入力端子９の値と同じ値にリセットするグ
ループＣ，リセットパターン選択入力端子９の値の反転
値にリセットするグループＤとする。１０はリセットパ
ターン選択回路で、リセットパターン選択入力端子９が
（Ｏｔのときは上段の入力が。
′１′のときは下段の入力が選択出力される。グループ
Ａ及びＢは常に図中に示された値にリセットされるが、
グループＣとＤは、リセットパターン選択入力端子９が
ｔ Ｏｊのときは図中に示した値の左側の値に、１１′
のときは右側の値にリセットされる。パターンの種類が
増えてもこのような方法でリセットパターンを選択でき
る。
Ａ及びＢは常に図中に示された値にリセットされるが、
グループＣとＤは、リセットパターン選択入力端子９が
ｔ Ｏｊのときは図中に示した値の左側の値に、１１′
のときは右側の値にリセットされる。パターンの種類が
増えてもこのような方法でリセットパターンを選択でき
る。
なお、設計不良などにより、′０′と′１′にリセット
するパターンの変更が生じた場合には、スキャンクロッ
クを交互に出しながら値をリセットし直すことも可能で
あり、高速性と柔軟性を兼ね備えている。
するパターンの変更が生じた場合には、スキャンクロッ
クを交互に出しながら値をリセットし直すことも可能で
あり、高速性と柔軟性を兼ね備えている。
［発明の効果コ
以上のように、この発明によれば、初段のレジスタのス
キャン入力端子を所望の値に固定するとともに各レジス
タのスキャンクロック入力端子を有意の値に固定し、か
つ上記スキャンパスにおける所望のレジスタ間の接続に
反転ゲート又は前段のレジスタの反転出力を用いたので
、非常に高速かつ簡単に各レジスタを′０′と′１′が
混在したパターンにリセットできる効果が得られる。
キャン入力端子を所望の値に固定するとともに各レジス
タのスキャンクロック入力端子を有意の値に固定し、か
つ上記スキャンパスにおける所望のレジスタ間の接続に
反転ゲート又は前段のレジスタの反転出力を用いたので
、非常に高速かつ簡単に各レジスタを′０′と′１′が
混在したパターンにリセットできる効果が得られる。
第１図ないし第４図はこの発明の実施例を示すブロック
構成図、第５図は従来技術及び本発明で使用されるレジ
スタの構成図、第６図は従来例を示すブロック構成図で
ある。 １はレジスタ、ｌａ、ｌｂはラッチ、ＩＣはセレクタ、
１ｄ、１ｅはＯＲアゲ−へ、１ｆはデータ入力端子、１
ｇ、２はスキャン入力端子、ｌｈ。 ４はモード切替入力端子、１ｊ、、１．ｊはタロツク入
力端子、ｌｋ、ｉｆｆはスキャンクロツタ入力端子、１
ｍはデータ出力端子、１ｎ、３はスキャン出力端子、１
ｑは反転スキャン出力端子、５はスキャンクロツタ入力
端子、６はスキャンクロツタ入力端子、７は反転ゲート
、８はＬＳＩ。 プリント基板回路又はそれらの複合体、９はリセットパ
ターン選択入力端子、１０はリセットパターン選択回路
。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄（ばか２名）第５区 １ｆ ； デー′ｙＸ力端子 １に、ｌｊ２；
１％ンクロ１．７り、ｌ’Ｊ％ｉｉ子Ｉｇ； スヤイ
ンχ７Ｕｉ’ｒ １ｒｒｚ データと力逸子１
ｈ； 七−ド切曹入力鳴子 ［ｎ １ ズヤイン處で
媚子１１．１戸グロ１１．り入ｆＪブ電子
構成図、第５図は従来技術及び本発明で使用されるレジ
スタの構成図、第６図は従来例を示すブロック構成図で
ある。 １はレジスタ、ｌａ、ｌｂはラッチ、ＩＣはセレクタ、
１ｄ、１ｅはＯＲアゲ−へ、１ｆはデータ入力端子、１
ｇ、２はスキャン入力端子、ｌｈ。 ４はモード切替入力端子、１ｊ、、１．ｊはタロツク入
力端子、ｌｋ、ｉｆｆはスキャンクロツタ入力端子、１
ｍはデータ出力端子、１ｎ、３はスキャン出力端子、１
ｑは反転スキャン出力端子、５はスキャンクロツタ入力
端子、６はスキャンクロツタ入力端子、７は反転ゲート
、８はＬＳＩ。 プリント基板回路又はそれらの複合体、９はリセットパ
ターン選択入力端子、１０はリセットパターン選択回路
。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄（ばか２名）第５区 １ｆ ； デー′ｙＸ力端子 １に、ｌｊ２；
１％ンクロ１．７り、ｌ’Ｊ％ｉｉ子Ｉｇ； スヤイ
ンχ７Ｕｉ’ｒ １ｒｒｚ データと力逸子１
ｈ； 七−ド切曹入力鳴子 ［ｎ １ ズヤイン處で
媚子１１．１戸グロ１１．り入ｆＪブ電子
Claims (1)
- ラッチにより構成されスキャン入力端子とスキャン出力
端子とスキャンクロック入力端子を有するレジスタを複
数備え、前段のレジスタのスキャン出力端子を次段のレ
ジスタのスキャン入力端子に順次接続してスキャンパス
を構成する情報処理装置にあって上記各レジスタをリセ
ットするリセット方式において、初段のレジスタのスキ
ャン入力端子を所望の値に固定するとともに各レジスタ
のスキャンクロック入力端子を有意の値に固定し、かつ
上記スキャンパスにおける所望のレジスタ間の接続に反
転ゲート又は前段のレジスタの反転出力を用いたことを
特徴とする情報処理装置のリセット方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139914A JPH01307815A (ja) | 1988-06-07 | 1988-06-07 | 情報処理装置のリセット方式 |
| US07/361,982 US5163155A (en) | 1988-06-07 | 1989-06-06 | System for resetting a series of latches to varying data patterns |
| DE3918886A DE3918886C2 (de) | 1988-06-07 | 1989-06-07 | Rücksetzanordnung in einer Datenverarbeitungseinheit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139914A JPH01307815A (ja) | 1988-06-07 | 1988-06-07 | 情報処理装置のリセット方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01307815A true JPH01307815A (ja) | 1989-12-12 |
Family
ID=15256586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63139914A Pending JPH01307815A (ja) | 1988-06-07 | 1988-06-07 | 情報処理装置のリセット方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5163155A (ja) |
| JP (1) | JPH01307815A (ja) |
| DE (1) | DE3918886C2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954886B2 (en) * | 2001-12-31 | 2005-10-11 | Intel Corporation | Deterministic hardware reset for FRC machine |
| US7194671B2 (en) * | 2001-12-31 | 2007-03-20 | Intel Corporation | Mechanism handling race conditions in FRC-enabled processors |
| US7185249B2 (en) * | 2002-04-30 | 2007-02-27 | Freescale Semiconductor, Inc. | Method and apparatus for secure scan testing |
| US7055060B2 (en) * | 2002-12-19 | 2006-05-30 | Intel Corporation | On-die mechanism for high-reliability processor |
| US7519883B1 (en) | 2005-04-05 | 2009-04-14 | Advanced Micro Devices, Inc. | Method of configuring a system and system therefor |
| CN103023467B (zh) * | 2012-11-28 | 2016-01-20 | 中国人民解放军国防科学技术大学 | 基于扫描方式的寄存器复位方法及装置 |
| CN102970013B (zh) * | 2012-11-28 | 2015-03-25 | 中国人民解放军国防科学技术大学 | 基于扫描链的芯片内部寄存器复位方法及复位控制装置 |
| CN102938642A (zh) * | 2012-11-28 | 2013-02-20 | 中国人民解放军国防科学技术大学 | 基于扫描链的芯片内部寄存器的复位方法 |
| CN112684327B (zh) * | 2020-11-30 | 2023-09-05 | 海光信息技术股份有限公司 | 扫描链及其设计方法和基于扫描链的串行扫描复位方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4284953A (en) * | 1977-12-23 | 1981-08-18 | Motorola, Inc. | Character framing circuit |
| US4648105A (en) * | 1985-06-06 | 1987-03-03 | Motorola, Inc. | Register circuit for transmitting and receiving serial data |
| JPS6344250A (ja) * | 1986-08-11 | 1988-02-25 | Mitsubishi Electric Corp | スキヤンリングのリセツト方式 |
| DE3639577A1 (de) * | 1986-11-20 | 1988-05-26 | Siemens Ag | Logikbaustein zur erzeugung von ungleich verteilten zufallsmustern fuer integrierte schaltungen |
-
1988
- 1988-06-07 JP JP63139914A patent/JPH01307815A/ja active Pending
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1989
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- 1989-06-07 DE DE3918886A patent/DE3918886C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3918886A1 (de) | 1989-12-28 |
| US5163155A (en) | 1992-11-10 |
| DE3918886C2 (de) | 1994-06-01 |
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