JP6510120B2 - 半導体集積回路 - Google Patents

Description

実施形態は半導体集積回路に関する。

Ｔｉｅ−Ｈｉｇｈセル、Ｔｉｅ−Ｌｏｗセル、又はデカップリングセルを備えた半導体集積回路が知られている。

特開２００３−８６６９９号公報

ＥＳＤ耐性を向上することが可能な半導体集積回路を提供する。

実施形態の半導体集積回路は、基板と、基板の表面内に形成された第１及び第２ウェル領域と、第１ウェル領域の表面内に形成された第１トランジスタの第１及び第２不純物拡散領域と、第２ウェル領域の表面内に形成された第２トランジスタの第３及び第４不純物拡散領域と、第１乃至第３配線層と、第１乃至第３プラグと、を備える。第１配線層は、第１及び第２不純物拡散領域間の第１ウェル領域上と、第３及び第４不純物拡散領域間の第２ウェル領域上とに形成される。第１及び第２プラグは、第３不純物拡散領域上に互いに離隔して形成される。第３プラグは、第１配線層上に形成される。第２配線層は、第１プラグと、第３プラグとを接続する。第３配線層は、第２プラグ上に形成され、第２配線層と離隔している。

第１実施形態に係る半導体集積回路のレイアウト。 図１のＩ−Ｉ線に沿った断面図。 図１のＩＩ−ＩＩ線に沿った断面図。 図１のＩＩＩ−ＩＩＩ線に沿った断面図。 第１実施形態に係る半導体集積回路の等価回路図。 第２実施形態に係る半導体集積回路のレイアウト。 図６のＩＶ−ＩＶ線に沿った断面図。 第２実施形態に係る半導体集積回路の等価回路図。 第３実施形態に係る半導体集積回路のレイアウト。 図９のＶ−Ｖ線に沿った断面図。 図９のＶＩ−ＶＩ線に沿った断面図。 図９のＶＩＩ−ＶＩＩ線に沿った断面図。 第３実施形態に係る半導体集積回路の等価回路図。 第３実施形態の変形例１に係る半導体集積回路のレイアウト。 図１４のＶＩＩＩ−ＶＩＩＩ線に沿った断面図。 第３実施形態の変形例１に係る半導体集積回路の等価回路図。 第３実施形態の変形例２に係る半導体集積回路の等価回路図。 第３実施形態の変形例３に係る半導体集積回路の等価回路図。

以下、実施形態について、図面を参照して説明する。尚、以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付す。参照符号を構成する数字の後ろの“アルファベット”及び“ハイフンと数字との組み合わせ”は、“同じ数字”又は“同じ数字とアルファベットとの組み合わせ”を含んだ参照符号によって参照され且つ同様の構成を有する要素同士を区別するために用いられている。

図面は模式的なものである。各実施形態は、この実施形態の技術的思想を具体化するための装置を例示するものであって、実施形態の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものではない。

［１］第１実施形態
以下に、第１実施形態に係る半導体集積回路について説明する。

［１−１］半導体集積回路１の構成
まず、図１〜図５を用いて本実施形態に係る半導体集積回路の構成について説明する。図１には半導体集積回路の平面レイアウトを示し、図２〜図４には半導体集積回路の断面構造を示し、図５には半導体集積回路の等価回路の構成を示している。

図１及び図５に示すように、本実施形態に係る半導体集積回路１は、半導体基板１０上に形成されたＮＭＯＳトランジスタ２０、ＰＭＯＳトランジスタ３０、及び抵抗素子６０を備えている。

半導体基板１０内には、Ｐ型ウェル領域１１及びＮ型ウェル領域１２がＹ方向に並んで配置される。Ｐ型ウェル領域１１内にはｎ^＋不純物拡散領域１３Ａ、１３ＢがＹ方向に直交するＸ方向に並んで配置され（図２参照）、Ｎ型ウェル領域１２内にはｐ^＋不純物拡散領域１４Ａ、１４ＢがＸ方向に並んで配置される（図３参照）。拡散領域１３Ａ、１３Ｂ間及び拡散領域１４Ａ、１４Ｂ間には、Ｙ方向に沿って延びた配線層４０が、それぞれの領域においてゲート絶縁膜４１、４２を介して配置される。配線層４０は、トランジスタ２０及び３０のゲート電極として機能する。これにより、Ｐ型ウェル領域１１及びＮ型ウェル領域１２にはそれぞれ、配線層４０を共通のゲート電極としたＮＭＯＳトランジスタ２０及びＰＭＯＳトランジスタ３０が形成される。

拡散領域１３Ａ、１３Ｂはそれぞれ、トランジスタ２０のソース及びドレインとして機能する。また拡散領域１４Ａ及び１４Ｂはそれぞれ、トランジスタ３０のソース及びドレインとして機能する。そして、これらの拡散領域１３Ａ、１３Ｂ、１４Ａ、１４Ｂ上には、それぞれビアコンタクト２３、２４、３３、３４が形成され、ビアコンタクト２３、２４、３３、３４上にそれぞれ配線層２１、２２、３１、３２が形成されている。配線層２１、２２はそれぞれ、トランジスタ２０のソース配線及びドレイン配線として機能し、配線層３１、３２はそれぞれトランジスタ３０のソース配線及びドレイン配線として機能する。

拡散領域１３Ａ上には、ビアコンタクト４５が更に形成され、ビアコンタクト４５上に配線層４３が形成されている（図４参照）。配線層２１は低電圧電源線（例えば接地線）５０と接続され、配線層３１は高電圧電源線５１と接続されている。また、図４において破線で示したように、配線層４０はウェル領域１１及び１２間の領域を跨ぐようにして設けられ、ウェル領域１１とウェル領域１２との間の領域において、配線層４０上にビアコンタクト４４が形成されている。ビアコンタクト４４上には配線層４３が形成され、配線層４３は更にビアコンタクト４５と接続されている。尚、ビアコンタクト２３、４５は、Ｙ方向に沿って配置され、拡散領域１３Ａ上で離れている。また、配線層２１と配線層４３も互いに離隔して配置され、両者はビアコンタクト２３、拡散領域１３Ａ、及びビアコンタクト４５を通る経路によって電気的に接続される。この際、配線層２１と配線層４３は、拡散領域１３Ａを経由しない経路によっては接続されない。このビアコンタクト２３、４５間の拡散領域１３Ａが、拡散抵抗（抵抗素子６０）として機能する。

上記構成の半導体集積回路１は、等価回路で示すと図５の通りである。すなわち、トランジスタ２０は、ソース及びドレインが低電圧電源線５０に接続され、ゲートがトランジスタ３０のゲートに接続されている。トランジスタ３０は、ソースが高電圧電源線５１に接続され、ドレインから信号ＯＵＴが出力される。抵抗素子６０は、一端がトランジスタ２０、３０の共通ゲート４０に接続され、他端がトランジスタ２０のソースに接続されている。尚、低電圧電源線５０には、例えば接地電圧ＶＳＳが印加される。高電圧電源線５１には、例えば電源電圧ＶＤＤが印加される。

尚、説明の便宜上トランジスタ２０、３０のソース及びドレインを上記のように規定したが、これに限定されず、ソースとドレインとを入れ替えても良い。

［１−２］第１実施形態の効果
次に、本実施形態の効果について説明する。本実施形態に係る半導体集積回路１によれば、半導体集積回路１のＥＳＤ耐性を向上することが出来る。この詳細について以下に説明する。

論理演算を行う電気回路及び電子回路である論理回路において、入力端子の電位をハイレベル又はローレベルに固定する場合、入力端子はＥＳＤ対策のため抵抗素子を介して電源に接続される。このような抵抗素子としては、フローティング状態の共通ゲートを備えたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを使用したＴｉｅ−Ｈｉｇｈセル及びＴｉｅ−Ｌｏｗセルが知られている。このようなＴｉｅ−Ｈｉｇｈ及びＴｉｅ−Ｌｏｗセルは、トランジスタに流れるリーク電流を用いてフローティング状態の共通ゲートを充電又は放電し、ドレインが論理回路の入力端子に接続されたトランジスタをオン状態とする。これにより、Ｔｉｅ−Ｈｉｇｈセル及びＴｉｅ−Ｌｏｗセルはそれぞれ、ハイレベル及びローレベルの信号を出力することが出来る。

しかし、低消費電力化のためにはトランジスタのリーク電流を少なくすることが好ましい。この観点から、Ｔｉｅ−Ｈｉｇｈセル及びＴｉｅ−Ｌｏｗセルを構成するトランジスタには、閾値電圧が高いトランジスタを用いることが多くなっている。このような場合、Ｔｉｅ−Ｈｉｇｈセル及びＴｉｅ−Ｌｏｗセルのフローティング部に供給されるリーク電流が小さくなることにより、抵抗素子として用いるトランジスタがオンし辛くなってしまう。また、半導体集積回路はそれぞれが論理回路を含む複数の領域を有し、低消費電力化のために半導体集積回路の領域毎に電源をオンオフする場合がある。電源が頻繁にオンオフされると、フローティング部の電位を十分に固定する前に電源がオフされてしまうことがある。このような場合、フローティングを使用したＴｉｅ−Ｈｉｇｈセル及びＴｉｅ−Ｌｏｗセルでは充分な抵抗を得ることが困難になる。

そこで本実施形態に係る半導体集積回路１は、前述したＴｉｅ−Ｈｉｇｈセルの共通ゲート（配線層４０）を、ＮＭＯＳトランジスタ２０のソース配線（配線層２１）が接続された拡散領域１３Ａに接続する。つまり、共通ゲートがトランジスタ２０の拡散領域１３Ａ及びソース配線を介して低電圧電源線５０に電気的に接続される。そしてその際に、拡散領域１３Ａが実質的に抵抗素子６０として機能する。

以上の構成により、Ｔｉｅ−Ｈｉｇｈセルの共通ゲートが抵抗素子６０を介して低電圧電源線５０に接続されるため、共通ゲートの電位固定に要する充放電の時間が短縮される。また共通ゲートの電位は、抵抗素子６０を介して低電圧電源線５０に接続されるため、半導体集積回路１を構成するトランジスタの閾値電圧に依存することなく低電圧電源線の電位に安定する。

これにより本実施形態の半導体集積回路１は、論理回路の入力端子の電位をハイレベルに固定するＴｉｅ−Ｈｉｇｈセルにおいて、ＥＳＤ耐性を向上することが出来る。また、拡散領域１３Ａを利用することで、外部の抵抗素子を使用すること無くＴｉｅ−Ｈｉｇｈセルを構成することが出来るため、回路面積を抑制することが出来る。

尚、共通ゲートを低電圧電源線５０に接続する方法はこれに限定されず、種々変更が可能である。例えば、共通ゲートをトランジスタ２０のドレイン配線（配線層２２）が接続された拡散領域１３Ｂに接続してもよい。この場合、共通ゲートはトランジスタ２０の拡散領域１３Ｂ及びドレイン配線を介して低電圧電源線５０に電気的に接続され、拡散領域１３Ｂが実質的に抵抗素子６０として機能する。また、拡散領域１３Ａ、１３Ｂの両方を抵抗素子６０として、共通ゲートを低電圧電源線５０に接続しても良い。

［２］第２実施形態
次に、第２実施形態に係る半導体集積回路について説明する。本実施形態は、上記第１実施形態で説明した構成を、Ｔｉｅ−Ｌｏｗセルに適用したものである。以下では第１実施形態と異なる点を説明する。

［２−１］半導体集積回路１の構成
まず、図６〜図８を用いて本実施形態に係る半導体集積回路１の構成について説明する。図６には半導体集積回路１の平面レイアウトを示し、図７には半導体集積回路１の断面構造を示し、図８には半導体集積回路１の等価回路の構成を示している。本実施形態に係る半導体集積回路１は、第１実施形態と各配線の接続関係が異なる。

図６及び図７に示すように本実施形態に係る半導体集積回路１は、第１実施形態で説明した図１及び図４において拡散領域１３Ａ上にビアコンタクト４５が形成されていたのに対して、拡散領域１４Ａ上にビアコンタクト４５を形成したものである。

ビアコンタクト３３、４５は、Ｙ方向に沿って配置され、拡散領域１４Ａ上で離れて配置されている。また、配線層３１と配線層４３も互いに離隔して配置され、両者はビアコンタクト３３、拡散領域１４Ａ、及びビアコンタクト４５を通る経路によって電気的に接続される。この際、配線層３１と配線層４３は、拡散領域１４Ａを経由しない経路によっては接続されない。つまり本実施形態では、このビアコンタクト３３、４５間の拡散領域１４Ａが、拡散抵抗（抵抗素子６０）として機能する。

上記構成の半導体集積回路１は、等価回路で示すと図８の通りである。すなわち、本実施形態に係る半導体集積回路１は、第１実施形態で説明した図５において拡散抵抗６０の他端がトランジスタ２０のソースに接続され、トランジスタ２０のドレインが低電圧電源線５０に接続され、トランジスタ３０のドレインから信号ＯＵＴが出力されていたのに対して、拡散抵抗６０の他端がトランジスタ３０のソースに接続され、トランジスタ２０のドレインから信号ＯＵＴを出力し、トランジスタ３０のドレインを高電圧電源線５１に接続したものとなる。

［２−２］第２実施形態の効果
本実施形態によれば、Ｔｉｅ−Ｌｏｗセルにおいても第１実施形態と同様の効果が得られる。すなわち本実施形態に係る半導体集積回路１は、Ｔｉｅ−Ｌｏｗセルの共通ゲート（配線層４０）を、ＰＭＯＳトランジスタ３０のソース配線（配線層３１）が接続されたｐ^＋不純物拡散領域１４Ａに接続する。つまり、共通ゲートがトランジスタ３０の拡散領域１４Ａ及びソース配線を介して高電圧電源線５１に電気的に接続される。そして、拡散領域１４Ａを実質的に抵抗素子６０として機能させる。

以上の構成により、Ｔｉｅ−Ｌｏｗセルの共通ゲートが抵抗素子６０を介して高電圧電源線５１に接続され、共通ゲートの電位固定に要する充放電の時間が短縮される。また共通ゲートの電位は、抵抗素子６０を介して高電圧電源線５１に接続されるため、半導体集積回路１を構成するトランジスタの閾値電圧に依存することなく高電圧電源線５１の電位に固定される。

これにより本実施形態の半導体集積回路１は、論理回路の入力端子の電位をローレベルに固定するＴｉｅ−Ｌｏｗセルにおいて、第１実施形態と同様の効果を得ることが出来る。

尚、共通ゲートを高電圧電源線５１に接続する方法はこれに限定されず、種々変更が可能である。例えば、共通ゲートをトランジスタ３０のドレイン配線（配線層３２）が接続された拡散領域１４Ｂに接続してもよい。この場合、共通ゲートはトランジスタ３０の拡散領域１４Ｂ及びドレイン配線を介して高電圧電源線５１に電気的に接続され、拡散領域１４Ｂが実質的に抵抗素子６０となる。また、拡散領域１４Ａ、１４Ｂの両方を抵抗素子６０として、共通ゲートを高電圧電源線５１に接続しても良い。

［３］第３実施形態
次に、第３実施形態に係る半導体集積回路１について説明する。本実施形態は、上記第１及び第２実施形態で説明した構成を、デカップリングセルに適用したものである。以下では第１及び第２実施形態と異なる点を説明する。

［３−１］半導体集積回路１の構成
まず、図９〜図１３を用いて本実施形態に係る半導体集積回路１の構成について説明する。図９には半導体集積回路１の平面レイアウトを示し、図１０〜図１２には半導体集積回路１の断面構造を示し、図１３には半導体集積回路１の等価回路の構成を示している。本実施形態に係る半導体集積回路１は、ソースを共通とするＮＭＯＳトランジスタ２０の組と、ソースを共通とするＰＭＯＳトランジスタ３０の組とを備え、且つ第１実施形態と各配線の接続関係が異なる。

図９及び図１２に示すように、本実施形態に係る半導体集積回路１は、半導体基板１０上に形成されたＮＭＯＳトランジスタ２０−１、２０−２、ＰＭＯＳトランジスタ３０−１、３０−２、及び抵抗素子６０を備えている。

Ｐ型ウェル領域１１内にはｎ^＋不純物拡散領域１３Ｂ−１、１３Ａ、１３Ｂ−２がＸ方向に並んで配置され（図１０参照）、Ｎ型ウェル領域１２内にはｐ^＋不純物拡散領域１４Ｂ−１、１４Ａ、１４Ｂ−２がＸ方向に並んで配置される（図１１参照）。拡散領域１３Ａ、１３Ｂ−１間及び拡散領域１４Ａ、１４Ｂ−１間には、Ｙ方向に沿って延びた配線層４０−１が、それぞれの領域においてゲート絶縁膜４１−１、４２−１を介して配置される。拡散領域１３Ａ、１３Ｂ−２間及び拡散領域１４Ａ、１４Ｂ−２間には、Ｙ方向に沿って延びた配線層４０−２が、それぞれの領域においてゲート絶縁膜４１−２及び４２−２を介して配置される。配線層４０−１は、トランジスタ２０−１、３０−１のゲート電極として機能し、配線層４０−２は、トランジスタ２０−２、３０−２のゲート電極として機能する。これにより、Ｐ型ウェル領域１１及びＮ型ウェル領域１２にはそれぞれ、配線層４０−１を共通のゲート電極としたＮＭＯＳトランジスタ２０−１及びＰＭＯＳトランジスタ３０−１と、配線層４０−２を共通のゲート電極としたＮＭＯＳトランジスタ２０−２及びＰＭＯＳトランジスタ３０−２が形成される。そして、ＮＭＯＳトランジスタ２０−１、２０−２と、ＰＭＯＳトランジスタ３０−１、３０−２はそれぞれ、ｎ^＋不純物拡散領域１３Ａ及びｐ^＋不純物拡散領域１４Ａを共有し、Ｙ方向を対称軸とする線対称の構成となっている。

拡散領域１３Ａ、１３Ｂ−１、１３Ｂ−２、１４Ａ、１４Ｂ−１、１４Ｂ−２上には、それぞれビアコンタクト２３、２４−１、２４−２、３３、３４−１、３４−２が形成され、ビアコンタクト２３、２４−１、２４−２、３３、３４−１、３４−２上にそれぞれ配線層２１、２２−１、２２−２、３１、３２−１、３２−２が形成されている。拡散領域１３Ａ上には、ビアコンタクト４５が更に形成され、ビアコンタクト４５上に配線層４３が形成されている（図１２参照）。

尚、ビアコンタクト２３、４５は、Ｙ方向に沿って配置され、拡散領域１３Ａ上で離れて配置されている。また、配線層２１と配線層４３も互いに離隔して配置され、両者はビアコンタクト２３、拡散領域１３Ａ、及びビアコンタクト４５を通る経路によって電気的に接続される。この際、配線層２１と配線層４３は、拡散領域１３Ａを経由しない経路によっては接続されない。このビアコンタクト２３、４５間の拡散領域１３Ａが、拡散抵抗（抵抗素子６０）として機能する。

上記構成の半導体集積回路１は、等価回路で示すと図１３の通りである。すなわち、トランジスタ２０−１、２０−２は、ソース及びドレインが低電圧電源線５０に接続され、トランジスタ３０−１、３０−２は、ソース及びドレインが高電圧電源線５１に接続されている。トランジスタ２０−１、３０−１の共通ゲート４０−１は、トランジスタ２０−２、３０−２の共通ゲート４０−２に接続されている。抵抗素子６０は、一端が共通ゲート４０−１、４０−２に接続され、他端がトランジスタ２０−１、２０−２のソースに接続されている。

尚、説明の便宜上トランジスタ２０−１、２０−２、３０−１、３０−２のソース及びドレインを上記のように規定したが、これに限定されず、ソース及びドレインを入れ替えてもよい。つまり、ＮＭＯＳトランジスタ２０の組とＰＭＯＳトランジスタ３０の組はそれぞれ、ドレインを共有して構成しても良い。

また、共通ゲート４０−１、４０−２を低電圧電源線に接続する方法はこれに限定されず、種々変更が可能である。例えば、共通ゲート４０−１、４０−２を拡散領域１３Ｂ−１、１３Ｂ−２に接続してもよい。また、抵抗素子６０とする拡散領域の組み合わせはこれに限定されず、拡散領域１３Ａ、１３Ｂ−１、１３Ｂ−２の全てを抵抗素子６０としても良く、最低１つの拡散領域１３を抵抗素子６０として用いれば良い。

［３−２］第３実施形態の効果
本実施形態によれば、デカップリングセルにおいても第１実施形態と同等の効果が得られる。この詳細について以下に説明する。

ＣＭＯＳ回路等の半導体集積回路では、動作した際に電源が揺らぐのを抑制するために、高電圧電源線と低電圧電源線との間に容量が挿入される。このような容量としては、フローティング状態の共通ゲートを備えたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを使用したデカップリングセルが知られている。このようなデカップリングセルにおいても、第１実施形態の効果で述べた従来のＴｉｅ−Ｈｉｇｈセル及びＴｉｅ−Ｌｏｗセルと同様の懸念を有している。

そこで本実施形態に係る半導体集積回路１は、前述したデカップリングセルの共通ゲート（配線層４０）を、ＮＭＯＳトランジスタ２０のソース配線（配線層２１）が接続されたｎ^＋不純物拡散領域１３Ａに接続する。つまり、共有ゲートがトランジスタ２０の拡散領域１３Ａ及びソース配線を介して低電圧電源線５０に電気的に接続される。そして、拡散領域１３Ａを実質的に抵抗素子６０として機能させる。

以上の構成により、共通ゲートが抵抗素子６０を介して低電圧電源線５０に接続され、共通ゲートの電位固定に要する充放電の時間が短縮される。また共通ゲートの電位は、抵抗素子６０を介して低電圧電源線５０に接続されるため、半導体集積回路１を構成するトランジスタの閾値電圧に依存すること無く低電圧電源線５０の電位に固定される。

これにより本実施形態の半導体集積回路１は、電源の揺らぎを抑制するデカップリングセルにおいても、第１及び第２実施形態と同様の効果を得ることが出来る。

尚、本実施形態の半導体集積回路１は、ＮＭＯＳトランジスタ２０の組と、ＰＭＯＳトランジスタの組とを用いてデカップリングセルを構成しているが、これに限定されない。例えば半導体集積回路１において、デカップリングセルを構成するトランジスタの個数は変更してもよい。例えば、ＮＭＯＳトランジスタ２０とＰＭＯＳトランジスタ３０を１つずつで構成しても良いし、それぞれを３つ以上で構成しても良い。このようにすることで、デカップリングセルを所望の容量に設計することが出来る。

［４］変形例
次に、第３実施形態に係る半導体集積回路１の変形例１〜３について説明する。本変形例は、上記第３実施形態で説明した構成において、組み合わせるトランジスタの構成を変更した物である。以下では第３実施形態と異なる点を説明する。

［４−１］変形例１
まず、図１４〜図１６を用いて変形例１に係る半導体集積回路１について説明する。図１４には半導体集積回路１の平面レイアウトを示し、図１５には半導体集積回路１の断面構造を示し、図１６には半導体集積回路１の等価回路の構成を示している。

図１４及び図１５に示すように変形例１に係る半導体集積回路１は、第３実施形態で説明した図９及び図１２において拡散領域１３Ａ上にビアコンタクト４５が形成されていたのに対して、拡散領域１４Ａ上にビアコンタクト４５を形成したものである。つまり変形例１では、ビアコンタクト３３、４５間の拡散領域１４Ａが拡散抵抗（抵抗素子６０）として機能する。

上記構成の半導体集積回路１は、等価回路で示すと図１６の通りになる。すなわち、本変形例に係る半導体集積回路１は、第３実施形態で説明した図１３において抵抗素子６０の他端がトランジスタ２０−１、２０−２のソースに接続されていたのに対して、抵抗素子６０の他端をトランジスタ３０−１、３０−２のソースに接続したものとなる。

以上の構成により、本変形例に係る半導体集積回路１は第３実施形態と同様の効果を得ることが出来る。

［４−２］変形例２
次に、図１７を用いて変形例２に係る半導体集積回路１について説明する。図１７には半導体集積回路１の等価回路の構成を示している。

変形例２に係る半導体集積回路１は、第３実施形態で説明した図１３において、ＮＭＯＳトランジスタ２０−１、２０−２を、ＰＭＯＳトランジスタ３０−３、３０−４に置き換えたものである。すなわち、変形例２に係る半導体集積回路１は、等価回路で示すと図１７に示す構成となる。

以上の構成により、変形例２に係る半導体集積回路１は第３実施形態と同様の効果を得ることが出来る。

［４−３］変形例３
次に、図１８を用いて変形例３に係る半導体集積回路１について説明する。図１８には半導体集積回路１の等価回路の構成を示している。

変形例２に係る半導体集積回路１は、第３実施形態の変形例１で説明した図１６において、ＰＭＯＳトランジスタ３０−１、３０−２を、ＮＭＯＳトランジスタ２０−３、２０−４に置き換えたものである。すなわち、変形例２に係る半導体集積回路１は、等価回路で示すと図１８に示す構成となる。

以上の構成により、変形例３に係る半導体集積回路１は第３実施形態と同様の効果を得ることが出来る。

［５］その他
実施形態の半導体集積回路は、基板≪例えば１０、図４≫と、基板の表面内に形成された第１及び第２ウェル領域≪例えば１２，１１、図１≫と、第１ウェル領域の表面内に形成された第１トランジスタの第１及び第２不純物拡散領域≪例えば１４Ａ，１４Ｂ、図１≫と、第２ウェル領域の表面内に形成された第２トランジスタの第３及び第４不純物拡散領域≪例えば１３Ａ，１３Ｂ、図１≫と、第１乃至第３配線層と、第１乃至第３プラグと、を備える。第１配線層≪例えば４０、図４≫は、第１及び第２不純物拡散領域間の第１ウェル領域上と、第３及び第４不純物拡散領域間の第２ウェル領域上とに形成される。第１及び第２プラグ≪例えば４５，２３、図４≫は、第３不純物拡散領域上に互いに離隔して形成される。第３プラグ≪例えば４４、図４≫は、第１配線層上に形成される。第２配線層≪例えば４３、図４≫は、第１プラグと、第３プラグとを接続する。第３配線層≪例えば２１、図４≫は、第２プラグ上に形成され、第２配線層と離隔している。

これにより、ＥＳＤ耐性を向上することが可能な半導体集積回路１を提供することが出来る。

尚、実施形態は上記第１〜第３実施形態及び第１〜第３変形例に限定されず、種々の変形が可能である。例えば、デカップリングセルを構成するトランジスタの個数は上記実施形態及び変形例に限定されない。デカップリングセルを構成するのには、例えば高電圧電源線に接続されるトランジスタと、低電圧電源線に接続されるトランジスタとが最低一つずつあれば良い。このような構成でも、一方のトランジスタ内の不純物拡散領域をゲート電極と高電圧電源線又は低電圧電源線との間に接続される拡散抵抗として用いることで、上記実施形態と同様の効果を得ることが出来る。

また、拡散領域を抵抗素子として用いる領域は上記実施形態に限定されない。例えば、第１実施形態においてビアコンタクト２３、４５がゲート幅方向に配置されても良いし、斜めに配置されていても良い。つまり、拡散領域１３Ａが抵抗として使用できれば良い。尚、ビアコンタクト２３、４５間の距離は、共通ゲート４０を低電圧電源線に接続するのに充分な抵抗値となるように設定される。また、各ビアコンタクトの大きさは異なっていても良い。

また、配線層４０と配線層４３を接続するビアコンタクトの個数と、各配線と各不純物拡散領域との間を接続するビアコンタクトの個数は、上記実施形態に限定されない。例えば、不純物拡散領域１４Ａ上に複数のビアコンタクト３３を形成し、不純物拡散領域１４Ａと配線層３１との間を複数のビアコンタクト３３を介して電気的に接続するようにしても良い。

また、上記実施形態において配線層４０は、ゲートを共有するトランジスタ間で分割して形成されても良い。この場合、分割して形成された配線層４０上にはそれぞれビアコンタクト４４が形成される。そして分割して形成された配線層４０は、配線層４３を介して電気的に接続される。

また、上記説明において「接続」とは電気的に接続していることを示し、直接接続される場合だけでなく、任意の素子を介して接続される場合も含んでいる。

尚、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０…半導体基板、１１…Ｐ型ウェル領域、１２…Ｎ型ウェル領域、１３…ｎ^＋不純物拡散領域、１４…ｐ^＋不純物拡散領域、２０…ＮＭＯＳトランジスタ、３０…ＰＭＯＳトランジスタ、４０…共通ゲート、５０…低電圧電源線、５１…高電圧電源線、６０…抵抗素子

Claims (2)

1. 基板と、
   前記基板の表面内に形成された第１及び第２ウェル領域と、
   前記第１ウェル領域の表面内に形成された第１トランジスタの第１及び第２不純物拡散領域と、
   前記第２ウェル領域の表面内に形成された第２トランジスタの第３及び第４不純物拡散領域と、
   前記第１及び第２不純物拡散領域間の前記第１ウェル領域上と、前記第３及び第４不純物拡散領域間の前記第２ウェル領域上とに形成された第１配線層と、
   前記第３不純物拡散領域上に互いが離隔して形成された第１及び第２プラグと、
   前記第１配線層上に形成された第３プラグと、
   前記第１プラグと、前記第３プラグとを接続する第２配線層と、
   前記第２プラグ上に形成され、前記第２配線層と離隔した第３配線層と、
   を備える、半導体集積回路。
2. 前記第２及び第３配線層は、前記第３不純物拡散領域を経由しない経路によっては電気的に接続されない、
   請求項１に記載の半導体集積回路。