JP2010239119A - Ｅｓｄ保護素子 - Google Patents

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Abstract

【課題】ＥＳＤ耐量を向上させたＥＳＤ保護素子を提供する。
【解決手段】本発明によるＥＳＤ保護素子は、バイポーラトランジスタを用いたＥＳＤ保護素子である。バイポーラトランジスタは、第１端子（Ｐａｄ）に接続されるコレクタ拡散層７とエミッタ端子とを備えるバイポーラトランジスタと、第２端子（ＧＮＤ）からエミッタ拡散層４を介してコレクタ拡散層７に至る複数の電流経路上のそれぞれに設けられた電流制御抵抗１１とを具備する。
【選択図】図５

Description

本発明は、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）から内部回路を保護するためのＥＳＤ保護素子に関し、特にバイポーラトランジスタを用いたＥＳＤ保護素子に関する。
近年、様々な分野で使用され半導体集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に対して信頼性の向上が要求されている。例えば、車載カーナビ用や医療用の液晶モニタ用のドライバ回路のように、故障が発生することで人命に影響を及ぼす製品に利用されるＩＣに対しては、特に高い信頼性が要求される。このような、製品の高信頼性を実現するためには、外部からの過電圧（静電気放電）に対して強くする必要がある。すなわち、ＥＳＤ耐量の高いＩＣが求められている。
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｔｅｇｒａｔｉｏｎ）のＥＳＤ耐性を高めるため、ＬＳＩチップの内部回路と外部（入出力パッド）との間にＥＳＤに対する保護素子（ＥＳＤ保護素子）が設けられる。ＥＳＤ保護素子は、静電気放電（ＥＳＤ）によって発生するサージ電流の経路を変更し、ＬＳＩの内部回路が破壊されることを防止する。
一般に、ＥＳＤ保護素子として、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、バイポーラトランジスタ、サイリスタが用いられている。例えば、ＮＰＮバイポーラトランジスタを利用したＥＳＤ保護素子が、“ＥＳＤ Ｐｒｏｔｅｃｔｉｏｎ Ｃｏｎｓｉｄｅｒａｔｉｏｎｓ ｉｎ Ａｄｖａｎｃｅｄ Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｔｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ Ａｕｔｏｍｏｔｉｖｅ”（非特許文献１参照）や、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．４０， ＮＯ．８，Ｐ．１７５１ ＡＵＧＵＳＴ ２００５（非特許文献２参照）に記載されている。
"ＥＳＤ Ｐｒｏｔｅｃｔｉｏｎ Ｃｏｎｓｉｄｅｒａｔｉｏｎｓ ｉｎ Ａｄｖａｎｃｅｄ Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｔｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ Ａｕｔｏｍｏｔｉｖｅ"， ＥＯＳ／ＥＳＤ ＳＹＭＰＯＳＩＵＭ ２００６， Ｐ．５４ ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．４０， ＮＯ．８， Ｐ． １７５１ ＡＵＧＵＳＴ ２００５
図１から図３を参照して、従来技術によるバイポーラトランジスタを用いたＥＳＤ保護素子を説明する。図１は、従来技術によるＥＳＤ保護素子の構造を示す図２におけるＡ−Ａ’断面図である。図２は、従来技術によるＥＳＤ保護素子の構造を示す平面図である。図３は、従来技術によるＥＳＤ保護素子の等価回路を示す図である。
図１を参照して、従来技術によるＥＳＤ保護素子は、Ｚ軸方向下層からＰ型基板１０１（Ｐ−ｓｕｂ）、Ｎ型埋め込み層１０２（ＮＢＬ）が形成され、そのＺ軸方向上層にＮ−コレクタ領域１０３及びＮ型引き出し領域１０５が形成される。Ｎ−コレクタ領域１０３のＺ軸方向上層にベース領域として機能するＰ−ベース領域１０４が形成される。Ｐ−ベース領域１０４上にはベース端子Ｂ２０として機能する高濃度Ｐ型拡散層８７（以下、Ｐ＋ベース拡散層８７と称す）及びコンタクト８４と、エミッタ端子Ｅ１０として機能する高濃度Ｎ型拡散層８８（以下、Ｎ＋エミッタ拡散層８８と称す）及びコンタクト８５とが設けられている。又、Ｎ型引き出し領域１０５上には、コレクタ端子Ｃ１０として機能する高濃度Ｎ型拡散層８９（以下、Ｎ＋コレクタ拡散層８９と称す）及びコンタクト８６が設けられている。Ｐ＋ベース拡散層８７、Ｎ＋エミッタ拡散層８８、Ｎ＋コレクタ拡散層８９のそれぞれの間は、素子分離領域１０６によって分離されている。
図２を参照して、Ｐ＋ベース拡散層８７はベース幅Ｗ方向（Ｙ軸方向）に複数設けられたコンタクト８４を介して、接地された金属配線８１に接続される。又、Ｎ＋エミッタ拡散層８８はベース幅Ｗ方向（Ｙ軸方向）に複数設けられたコンタクト８５を介して、接地された金属配線８１に接続される。同様に、Ｎ＋コレクタ拡散層８９はベース幅Ｗ方向（Ｙ軸方向）に複数設けられたコンタクト８６及び金属配線８２を介してパッド（Ｐａｄ）に接続される。パッドは、図示しない内部回路に接続されている。
図１から図３を参照して、ベースとして機能するＰ型ウェル１０４において、Ｎ＋エミッタ拡散層８８の直下の領域をベース領域Ｂ１０とする。当初、ＥＳＤによる高電圧がパッドに印加されると、ベース領域Ｂ１０とコレクタ端子Ｃ１０との間のジャンクションでブレークダウンが起き、ジャンクション付近で発生したホールがベース端子Ｂ２０に流れ、ジャンクション付近で発生した電子がコレクタ端子Ｃ１０に流れる。この際、ベース領域Ｂ１０とベース端子Ｂ２０との間の寄生抵抗ＲＢによる電圧降下によって、ベース領域Ｂ１０の電圧（ベース電位）が上昇する。ベース電位が上昇すると、エミッタ端子Ｅ１０とベース領域Ｂ１０との間に形成されたダイオードがオン状態となり、ＥＳＤによるサージ電流がコレクタ端子Ｃ１０とエミッタ端子Ｅ１０との間に流れ始める。これにより、ＥＳＤによるサージ電流が内部回路に流れることを防止することができる。
ＥＳＤサージ電流が、バイポーラトランジスタのコレクタ端子Ｃ１０からエミッタ端子Ｅ１０に流れる際、ジャンクションブレークダウン領域（コレクタとベースとの接合領域付近、又はコレクタの埋め込み層とベースの境界付近）に生じる空乏層に存在する電界や、エミッタ端子Ｅ１０から空乏層に流れ込む電子による電流によって発熱し、電流経路の温度が上昇する。一方、コンタクト８５、８６は、ベース幅Ｗ方向（図２に示すＹ軸方向）に複数配置されているため、コレクタ−エミッタ間の電流経路は複数存在する。この複数の電流経路の電流量は均一ではなくベース幅Ｗ方向（Ｙ軸方向）に対してばらつきがある。すなわち、コレクタ−エミッタ間に流れるサージ電流が大きい領域と小さい領域が出現する。電流量が大きい領域は、電流量が小さい領域に比べて温度が高くなるため、キャリアが増加して抵抗が減少し、より大きな電流が流れるようになる。例えば、図２を参照して、電流量及び温度が局所的に上昇した領域には、他の領域よりも大きなサージ電流が流れてしまう。このように、局所的に電流が集中すると、その領域は素子破壊し易くなってしまい、ＥＳＤ保護素子全体のＥＳＤ耐量の低下の原因となる。
以上のように、従来技術によるＥＳＤ保護素子は、ベース幅Ｗ方向（Ｙ軸方向）における電流密度のゆらぎに起因する電流集中（熱暴走）によって素子破壊が起こるため、ＥＳＤ耐量が低下していた。
以下に、［発明を実施するための形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明によるＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子は、バイポーラトランジスタを用いたＥＳＤ保護素子である。バイポーラトランジスタは、第１端子（Ｐａｄ）に接続されるコレクタ拡散層（７）とエミッタ端子とを備えるバイポーラトランジスタと、第２端子（ＧＮＤ）からエミッタ拡散層（４）を介してコレクタ拡散層（７）に至る複数の電流経路上のそれぞれに設けられた電流制御抵抗（１１）とを具備する。
このように、エミッタ拡散層（４）とＥＳＤサージが印加される第２端子との間の電流経路は分離され、それぞれの経路上に電流制御抵抗（１１）が配置されている。これにより、エミッタ拡散層（４）に流れ込むサージ電流の電流密度のゆらぎに起因する電流集中は抑制され、従来技術で低下していたＥＳＤ耐量は向上する。
本発明によるＥＳＤ保護素子によれば、ＥＳＤ耐量を向上することができる。
図１は、従来技術によるＥＳＤ保護素子の構造を示す図２におけるＡ−Ａ’断面図である。 図２は、従来技術によるＥＳＤ保護素子の構造を示す平面図である。 図３は、従来技術によるＥＳＤ保護素子の等価回路を示す図である。 図４は、本発明によるＥＳＤ保護素子の第１の実施の形態における構造を示す平面図である。 図５は、本発明によるＥＳＤ保護素子の第１の実施の形態における構造を示す図４におけるＢ−Ｂ’断面図である。 図６は、本発明によるＥＳＤ保護素子の第１の実施の形態における等価回路を示す図である。 図７は、本発明によるＥＳＤ保護素子の第２の実施の形態における構造を示す平面図である。 図８は、本発明によるＥＳＤ保護素子の第２の実施の形態における構造を示す図７におけるＣ−Ｃ’断面図である。 図９は、本発明によるＥＳＤ保護素子の第２の実施の形態における等価回路を示す図である。 図１０は、本発明によるＥＳＤ保護素子の第３の実施の形態における構造を示す平面図である。 図１１は、本発明によるＥＳＤ保護素子の第３の実施の形態における構造を示す図１０におけるＤ−Ｄ’断面図である。 図１２は、本発明によるＥＳＤ保護素子の第３の実施の形態における等価回路を示す図である。 図１３は、本発明によるＥＳＤ保護素子の第３の実施の形態における構造の変形例を示す平面図である。 図１４は、本発明によるＥＳＤ保護素子の第３の実施の形態における構造の変形例を示す図１３におけるＥ−Ｅ’断面図である。 図１５は、本発明によるＥＳＤ保護素子の第４の実施の形態における構造を示す平面図である。 図１６は、本発明によるＥＳＤ保護素子の第４の実施の形態における構造を示す図１５におけるＨ−Ｈ’断面図である。 図１７は、本発明によるＥＳＤ保護素子の第４から第７の実施の形態における等価回路を示す図である。 図１８は、本発明によるＥＳＤ保護素子の第５の実施の形態における構造を示す平面図である。 図１９は、本発明によるＥＳＤ保護素子の第５の実施の形態における構造を示す図１８におけるＩ−Ｉ’断面図である。 図２０は、本発明によるＥＳＤ保護素子の第６の実施の形態における構造を示す平面図である。 図２１は、本発明によるＥＳＤ保護素子の第６の実施の形態における構造を示す図２０におけるＪ−Ｊ’断面図である。 図２２は、本発明によるＥＳＤ保護素子の第７の実施の形態における構造を示す平面図である。 図２３は、本発明によるＥＳＤ保護素子の第７の実施の形態の変形例を示す平面図である。 図２４は、本発明によるＥＳＤ保護素子の第４の実施の形態における構成の変形例を示す平面図である。 図２５は、本発明によるＥＳＤ保護素子の第８の実施の形態における構造を示す断面図である。 図２６は、本発明によるＥＳＤ保護素子の第９の実施の形態における構造を示す断面図である。 図２７は、本発明によるＥＳＤ保護素子の第３の実施の形態の変形例における構造を示す平面図である。 図２８は、図２７に示すＥＳＤ保護素子の変形例における構造を示す平面図である。 図２９は、図２８におけるＩ−Ｉ’断面図である。 図３０は、第３の実施の形態の他の変形例おける構造を示す平面図である。
以下、添付図面を参照して、本発明によるＥＳＤ保護素子の実施の形態を説明する。本実施の形態では、図示しない内部回路に対するＥＳＤ破壊を防止するためのバイポーラトランジスタを利用したＥＳＤ保護素子について説明する。
１．第１の実施の形態
図４から図６を参照して、本発明によるＥＳＤ保護素子の第１の実施の形態における構成及び動作を説明する。図４は、本発明によるＥＳＤ保護素子の第１の実施の形態における構造を示す平面図である。図５は、本発明によるＥＳＤ保護素子の第１の実施の形態における構造を示す図４におけるＢ−Ｂ’断面図である。図６は、本発明によるＥＳＤ保護素子の第１の実施の形態における等価回路を示す図である。
図４を参照して、第１の実施の形態におけるＥＳＤ保護素子は、バイポーラトランジスタのベースとして機能する高濃度Ｐ型拡散層１（以下、Ｐ＋ベース拡散層１と称す）と、エミッタとして機能する高濃度Ｎ型拡散層４（以下、Ｎ＋エミッタ拡散層４と称す）と、コレクタとして機能するＮ＋拡散層７（以下、Ｎ＋コレクタ拡散層７と称す）を備える。
Ｐ＋ベース拡散層１は、ベース幅Ｗ方向（Ｙ軸方向）に沿って設けられた複数のコンタクト２を介して、共通の金属配線３に接続される。金属配線３は抵抗Ｒ２を介して電源（ＧＮＤ）に接続されている。これにより、複数のコンタクト２は、共通の抵抗Ｒ２を介して接地されたベース端子Ｂ１として機能する。
Ｎ＋エミッタ拡散層４は、ベース幅Ｗ方向（Ｙ軸方向）に沿って設けられた複数のコンタクト５を介して複数の金属配線６に接続される。複数の金属配線６は、複数のコンタクト１０を介して複数の電流制御抵抗１１（Ｒ１１〜Ｒ１ｎ）の一端に接続される。複数の電流制御抵抗１１（Ｒ１１〜Ｒ１ｎ）の他端は、複数のコンタクト１２を介して共通の金属配線１３に接続される。金属配線１３は電源（ＧＮＤ）に接続されている。これにより、複数のコンタクト５は、それぞれが異なる電流制御抵抗１１（Ｒ１１〜Ｒ１ｎ）を介して接地されたエミッタ端子Ｅ１１〜Ｅ１ｎとして機能する。電流制御抵抗１１は、例えばポリシリコンや拡散層を利用することが好適である。
Ｎ＋コレクタ拡散層７は、ベース幅Ｗ方向（Ｙ軸方向）に沿って設けられた複数のコンタクト８及び金属配線９を介して、パッド（Ｐａｄ）に接続される。パッドは、図示しない内部回路に接続されている。これにより、複数のコンタクト８は、パッドに共通接続されたコレクタ端子Ｃ１として機能する。
第１の実施の形態におけるＰ＋ベース拡散層１及びＮ＋エミッタ拡散層４のそれぞれは、ベース幅Ｗ方向（Ｙ軸方向）に連続して形成されている。
図５は、図４に示されたＥＳＤ素子のＢ−Ｂ’における断面構造を示す図である。ただし、図５では、配線層の構造は省略されている。図５を参照して、第１の実施の形態におけるＥＳＤ保護素子は、Ｚ軸方向下層から順にＰ型基板２０１（Ｐ−ｓｕｂ）、Ｎ型埋め込み層２０２が形成され、そのＮ型埋め込み層２０２上にＮ型引き出し領域２０５、２０６、及びＮ−コレクタ領域２０３が形成される。Ｎ−コレクタ領域２０３は、Ｎ型引き出し領域２０５とＮ型引き出し領域２０６との間に形成され、そのＺ軸方向上層にベース領域として機能するＰ−ベース領域２０４が形成される。
Ｐ−ベース領域２０４上にはベース端子Ｂ１として機能するＰ＋ベース拡散層１及びコンタクト２と、エミッタ端子Ｅ１ｉとして機能する高濃度Ｎ型拡散層４（以下、Ｎ＋エミッタ拡散層４と称す）及びコンタクト５とが設けられている。又、Ｎ型引き出し領域２０５上には、コレクタ端子Ｃ１として機能する高濃度Ｎ型拡散層７（以下、Ｎ＋コレクタ拡散層７と称す）及びコンタクト８が設けられている。更に、Ｎ型引き出し領域２０６上には、高濃度Ｎ型拡散層２０７が設けられている。Ｎ＋拡散層２０７、Ｐ＋ベース拡散層１、Ｎ＋エミッタ拡散層４、Ｎ＋コレクタ拡散層７のそれぞれの間は、素子分離領域２０８（例えば酸化絶縁膜）によって分離されている。
ベース端子Ｂ１は、同じＰ＋ベース拡散層１上に設けられた他のベース端子Ｂ１（Ｐ＋ベース拡散層１及びコンタクト２）とともに、共通の金属配線３を介して抵抗Ｒ２に接続される。同様に、コレクタ端子Ｃ１は、同じＮ型引き出し領域２０５上に設けられた他のコレクタ端子Ｃ１（Ｎ＋コレクタ拡散層７及びコンタクト８）とともに、共通の金属配線９を介してパッドに接続される。一方、エミッタ端子Ｅ１ｉは、同じＰ＋ベース拡散層１上に設けられた他のエミッタ端子（Ｎ＋エミッタ拡散層４及びコンタクト５）とは異なる金属配線６及び電流制御抵抗１１に接続される。
又、パッド（Ｐａｄ）に高電圧が印加され、Ｐ−ベース領域２０４とＮ−コレクタ領域２０３との接合部分がブレークダウンした場合、ブレークダウンにより発生したホール電流が、エミッタ端子Ｅ１ｉの直下のベース領域（ベース領域Ｂ２ｉ）に流れ込み、コンタクト２を介して電源（ＧＮＤ）へと流れ出す。この際、ベース領域Ｂ２ｉからＰ＋ベース拡散層１（ベース端子Ｂ１ｉ）に至るベース領域（Ｐ−ベース領域２０４）の抵抗成分（抵抗Ｒｂｉ）が、ベース電位（ベース領域Ｂ２ｉの電圧）を引き上げるための抵抗として機能する。
図６は本実施例の等価回路である。図６の等価回路では、本実施例の動作の説明を適切行うために、ＥＳＤ保護素子を複数のバイポーラトランジスタから構成されるものとして記載した。図６を参照して説明すると、第１の実施の形態におけるＥＳＤ保護素子は、エミッタ端子Ｅ１１〜Ｅ１ｎ、ベース領域Ｂ２１〜Ｂ２ｎ、コレクタ端子Ｃ１１〜Ｃ１ｎを有する複数のＮＰＮバイポーラトランスタで構成される。
図４及び図６を参照して、エミッタ端子Ｅ１１〜Ｅ１ｎは、共通のＮ＋エミッタ拡散層領域上に配置されており、拡散層抵抗で繋がっている。このため、エミッタ端子Ｅ１１〜Ｅ１ｎのそれぞれの間には、Ｎ＋エミッタ拡散層４による抵抗ＲＬｅ１〜ＲＬｅｎが形成される。同様に、エミッタ端子Ｅ１１〜Ｅ１ｎの直下の領域であるベース領域Ｂ２１〜Ｂ２ｎのそれぞれの間には、Ｐ−ベース領域２０４による抵抗ＲＬｂ１〜ＲＬｂｎが形成される。又、コレクタ端子Ｃ１１〜Ｃ１ｎは、共通のＮ型埋め込み層２０２、Ｎ型引き出し領域２０５、２０６で接続されている。このため、コレクタ端子Ｃ１１〜Ｃ１ｎのそれぞれの間は、Ｎ型埋め込み層２０２、Ｎ型引き出し領域２０５、２０６による抵抗ＲＬＣ１〜ＲＬＣｎが形成される。更に、ベース領域Ｂ２１〜Ｂ２ｎと、それぞれに直近のベース端子Ｂ１１〜Ｂ１ｎとの間にはＰ−ベース領域２０４による抵抗Ｒｂ１〜Ｒｂｎが形成される。
上述のように複数のトランジスタは、抵抗ＲＬＣ１〜ＲＬＣｎ、抵抗ＲＬｂ１〜ＲＬｂｎ、抵抗ＲＬｅ１〜ＲＬｅｎによって相互に分離されている。これにより、複数のトランジスタを流れるサージ電流の電流経路は相互に分離される。又、エミッタ端子Ｅ１１〜Ｅ１ｎのそれぞれには、電流調整抵抗Ｒ１１〜Ｒ１ｎが接続されている。以上のことから、電源（ＧＮＤ）から流れ込む電子による電流（サージ電流）は、電流調整抵抗Ｒ１１〜Ｒ１ｎに分散して流れるため、特定のエミッタ端子Ｅ１ｉに対する電流集中を回避することができる。
次に、第１の実施の形態におけるＥＳＤ保護素子の動作を説明する。
当初、ＥＳＤによる高電圧パルスがパッドに印加されると、Ｎ＋コレクタ拡散層７及びＮ型引き出し領域２０５の電位が急激に上昇する。この際、Ｐ−ベース領域２０４とＮ−コレクタ領域２０３との接合部分がブレークダウンし、ブレークダウンで発生したホール電流がコレクタ端子Ｃ１１〜Ｃ１ｎからベース端子Ｂ１１〜Ｂ１ｎ及び抵抗Ｒ２を介して電源（ここではＧＮＤ）に流れる。そして、抵抗Ｒ２及び抵抗Ｒｂ１〜Ｒｂｎによる電圧降下により、ベース領域Ｂ２１〜Ｂ２ｎの電圧（ベース電位）が上昇する。ベース電位が上昇すると、Ｎ＋エミッタ拡散層４とＰ−ベース領域２０４との間に形成されたダイオードがオン状態となり、電子がエミッタ端子Ｅ１ｉ〜Ｅ１ｎ、コレクタ端子Ｃ１１〜Ｃ１ｎ、及び電流制御抵抗１１（Ｒ１ｉ〜Ｒ１ｎ）を介して、電源（ＧＮＤ）とパッド（Ｐａｄ）との間に流れることにより、ＥＳＤによる電流（サージ電流）が流れ始める。これにより、ＥＳＤによるサージ電流が内部回路に流れることを防止することができる。
ＥＳＤサージ電流がバイポーラトランジスタのコレクタ端子Ｃ１１〜Ｃ１ｎからエミッタ端子Ｅ１ｉに流れる際、ジャンクションブレークダウン領域（Ｐ−ベース領域２０４とコレクタ側のＮ−コレクタ領域２０３との境界付近）に生じる空乏層に存在する電界と、エミッタ端子Ｅ１ｉから空乏層に流れ込む電子電流によって発熱し、電流経路（特に電界の高い空乏層領域）の温度が上昇する。一方、従来と同様にコンタクト５、８は、ベース幅Ｗ方向（Ｙ軸方向）に複数配置されているため、コレクタ−エミッタ間の電流経路は複数存在する。一般的には、この複数の電流経路のそれぞれの電流量は均一であるという保障はなくベース幅Ｗ方向（Ｙ軸方向）に対してばらつきがある。
本発明では、エミッタ端子Ｅ１１〜Ｅ１ｎを形成するコンタクト５から、電源（ＧＮＤ）に至る電流経路は、複数の金属配線６によって分離しており、それぞれの経路上に電流制御抵抗１１が存在する。このため、エミッタからコレクタ端子Ｃ１１〜Ｃ１ｎに流れる電流が局所的に増大（集中）することを抑制することができる。本発明では、電流制御抵抗１１（Ｒ１１〜Ｒ１ｎ）による電圧降下によって、エミッタ端子Ｅ１１〜Ｅ１ｎとコレクタ端子Ｃ１１〜Ｃ１ｎとの間の電流は抑制されるため、電流が集中したコレクタ−エミッタ間の電流量も抑制される。例えば、コレクタ端子Ｃ１１〜Ｃ１ｎからエミッタ端子Ｅ１ｉへのサージ電流が集中した場合、エミッタ端子Ｅ１ｉとコレクタ端子Ｃ１１〜Ｃ１ｎとの間の電流量は局所的に増大するが、電流制御抵抗Ｒ１ｉによる電圧降下によって、その電流量は抑制される。これにともない、コレクタ端子Ｃ１１〜Ｃ１ｎから流れ込む電流は、電流制御抵抗Ｒ１ｉがなければ電流の集中が起きるはずであったエミッタ端子Ｅ１ｉと異なる他のエミッタ端子を介して、コレクタ端子Ｃ１１〜Ｃ１ｎに流れはじめる。この結果、コレクタ端子Ｃ１１〜Ｃ１ｎとエミッタＥ１１〜Ｅ１ｎのそれぞれの間に流れる電流量は、均一化される。
以上のように、本発明では、複数のエミッタ端子Ｅ１１〜Ｅ１ｎのそれぞれと電源（ＧＮＤ）との間の電流経路を分離し、それぞれの経路上に電流制御抵抗Ｒ１１を配置している。これにより、ベース幅Ｗ方向（Ｙ軸方向）における電流密度のゆらぎに起因する電流集中が抑制され、従来技術で低下していたＥＳＤ耐量を向上させることができる。
２．第２の実施の形態
第１の実施の形態におけるＥＳＤ保護素子のベース端子は、外部に設けられた抵抗Ｒ２を介して接地されていたが、第２の実施の形態におけるＥＳＤ保護素子のベース端子は、電流制御抵抗Ｒ１１〜Ｒ１ｎを介して接地される。以下では、第１の実施の形態と異なる構成及び動作について第２の実施の形態におけるＥＳＤ保護素子について説明する。
図７から図９を参照して、本発明によるＥＳＤ保護素子の第２の実施の形態における構成及び動作を説明する。図７は、本発明によるＥＳＤ保護素子の第２の実施の形態における構造を示す平面図である。図８は、本発明によるＥＳＤ保護素子の第２の実施の形態における構造を示す図７におけるＣ−Ｃ’断面図である。ただし、図８では、配線層の構造は省略されている。図９は、本発明によるＥＳＤ保護素子の第２の実施の形態における等価回路を示す図である。
図７を参照して、Ｐ＋ベース拡散層１は、ベース幅Ｗ方向（Ｙ軸方向）に沿って設けられた複数のコンタクト１４を介して、複数の金属配線１５に接続される。複数の金属配線１５は、複数のコンタクト１０を介して複数の電流制御抵抗１１（Ｒ１１〜Ｒ１ｎ）の一端に接続される。複数の電流制御抵抗１１（Ｒ１１〜Ｒ１ｎ）の他端は、複数のコンタクト１２を介して共通の金属配線１３に接続される。金属配線１３は電源（ＧＮＤ）に接続されている。これにより、複数のコンタクト１４は、それぞれが異なる電流制御抵抗１１（Ｒ１１〜Ｒ１ｎ）を介して接地されたベース端子Ｂ１１〜Ｂ１ｎとして機能する。
Ｎ＋エミッタ拡散層４は、ベース幅Ｗ方向（Ｙ軸方向）に沿って設けられた複数のコンタクト５を介して複数の金属配線１５に接続される。これにより、複数のコンタクト５は、それぞれが異なる電流制御抵抗１１（Ｒ１１〜Ｒ１ｎ）を介して接地されたエミッタ端子Ｅ１１〜Ｅ１ｎとして機能する。
第２の実施の形態におけるＰ＋ベース拡散層１及びＮ＋エミッタ拡散層４のそれぞれは、第１の実施の形態と同様にベース幅Ｗ方向（Ｙ軸方向）に連続して形成されている。
図８は、図７に示されたＥＳＤ素子のＣ−Ｃ’における断面構造を示す図である。図８を参照して、第２の実施の形態におけるＥＳＤ保護素子は、Ｐ−ベース領域２０４上にはベース端子Ｂ１ｉとして機能するＰ＋ベース拡散層１及びコンタクト１４と、エミッタ端子Ｅ１ｉとして機能するＮ＋エミッタ拡散層４及びコンタクト５とが設けられている。ベース端子Ｂ１ｉはエミッタ端子Ｅ１ｉとは、共通の金属配線１５及び電流制御抵抗１１（Ｒ１ｉ）を介して電源（ＧＮＤ）に接続される。その他の構造は、第１の実施の形態と同様である。
以上のように、第２の実施の形態におけるＥＳＤ素子では、ベース電位を引き上げる抵抗として、第１の実施の形態で示される抵抗Ｒ２を使用していない。第２の実施の形態では、バイポーラ動作させるための抵抗素子（抵抗Ｒ２）を必要としないため、回路面積を小さくすることができる。又、エミッタ端子Ｅ１１〜Ｅ１ｎと電流制御抵抗Ｒ１１〜Ｒ１ｎとを接続する配線は、ベースを接地するための配線として兼用されるため、更に回路面積を小さくすることができる。
以上のような構成により本実施の形態におけるＥＳＤ保護素子は、図９に示される等価回路で表される。図９を参照して、第２の実施の形態では、ベース端子Ｂ１１〜Ｂ１ｎとエミッタ端子Ｅ１１〜１ｎは、それぞれ共通の電流調整抵抗Ｒ１１〜Ｒ１ｎを介して電源（ＧＮＤ）に接続される。例えばベース端子Ｂ１１とエミッタ端子Ｅ１１は電流調整抵抗Ｒ１１を介して接地される。その他の回路構成は、第１の実施の形態と同様であるので説明は省略する。
次に、第２の実施の形態におけるＥＳＤ保護素子の動作を説明する。
当初、ＥＳＤによる高電圧パルスがパッドに印加されると、Ｎ＋コレクタ拡散層７及びＮ型引き出し領域２０５の電位が急激に上昇する。この際、Ｐ−ベース領域２０４とＮ−コレクタ領域２０３との接合部分がブレークダウンし、ブレークダウンで発生したホール電流がＰ−ベース領域２０４に流れ込み、ベース端子Ｂ１ｉ〜Ｂ１ｎ及び電流制御抵抗１１（Ｒ１ｉ〜Ｒ１ｎ）を介して電源（ここではＧＮＤ）に流れる。そして、抵抗Ｒｂ１〜Ｒｂｎによる電圧降下により、ベース端子Ｂ２ｉ〜Ｂ２ｎの電圧（ベース電位）が上昇する。ベース電位が上昇すると、Ｎ＋エミッタ拡散層４とＰ−ベース領域２０４との間に形成されたダイオードがオン状態となり、ＥＳＤによるサージ電流がエミッタ端子Ｅ１１〜Ｅ１ｎ、コレクタ端子Ｃ１１〜Ｃ１ｎ、及び電流制御抵抗１１（Ｒ１ｉ）を介して、電源（ＧＮＤ）とパッド（Ｐａｄ）との間に流れ始める。これにより、ＥＳＤによるサージ電流が内部回路に流れることを防止することができる。
ベース端子Ｂ１１〜Ｂ１ｎ及びコレクタ端子Ｃ１１〜Ｃ１ｎは、それぞれベース幅Ｗ方向（Ｙ軸方向）に複数配置されているため、コレクタ−ベース間の電流経路となり得る領域は複数存在する。一方、プロセスのばらつきや３次元的なレイアウトの影響により、ブレークダウンは局所的に起こる場合がある。このため、ＥＳＤによるジャンクションブレークダウンは、局所的にあるいは広域的に発生する。ブレークダウンが局所的に発生したときと、広域的に発生したときのブレークダウンで発生した電流量を比較すると広域的に発生したときの電流の方が、局所的に発生した時の電流量より多くなる。このため、第１の実施の形態のようにベース端子Ｂ１１〜Ｂ１ｎと電源（ＧＮＤ）との間の電流経路に抵抗Ｒｂ１〜Ｒｂｎに加えて共通の抵抗Ｒ２が存在する場合、ブレークダウンの発生領域によって抵抗Ｒ２を流れる電流量は変動し、結果としてブレークダウンの起こり方によりベース電位の上昇量が変動する。この場合、ブレークダウンの発生領域が小さいと、ベース電圧の上昇量は小さくなるため、抵抗Ｒ２を大きくしなければＥＳＤ保護素子がバイポーラ動作を確実に行なうことができなくなる。
第２の実施の形態では、ブレークダウンが局所的に生じても、それによるベース電流は、ブレークダウンが生じた領域の近傍の抵抗Ｒｂ１〜Ｒｂｎと、その近傍のベース抵抗に金属配線１５を介して接続される電流制御抵抗１１を流れる。このため、ベース電流の電流密度が同等の場合には、ブレークダウンの範囲が広くても狭くてもベースの電位の上昇は同等のものになる。従って、第２の実施の形態におけるＥＳＤ保護素子では、ブレークダウンの発生領域の大きさや位置に関わらず安定的にバイポーラ動作が行なわれるため、ベース電位を引き上げるために利用する電流制御抵抗１１の大きさを大きくする必要がない。
ベース電位を引き上げてバイポーラ動作させるための抵抗値（ベース領域Ｂ２１〜Ｂ２ｎ〜電源（ＧＮＤ）間の抵抗値）を大きくすると、ベースに対してノイズ耐性が低下する場合がある。ここで、図５を参照して、ノイズによる動作不良が生じるメカニズムを説明する。コレクタ（Ｎ型埋め込み層２０２）とベース（Ｐ−ベース領域２０４）と間に寄生のジャンクション容量（Ｃｃｂ）があるため、コレクタにノイズが入ってきた場合、ノイズによる電流は、ジャンクション容量（Ｃｃｂ）に流れ込み、ベースを通ってＧＮＤまで流れる。このとき、ノイズによる電流は、ベース抵抗Ｒｂｉ及び抵抗Ｒ２を通り、電圧降下を生じさせてベースＢ２ｉの電位（ベース電位）を変動させる。このときのベースＢ２ｉにおける電位の変動値は、（ノイズによる電流）×（Ｒ２＋Ｒｂｉ）となり、Ｒ２が大きくなるほど大きくなる。又、このときのベースＢ２ｉの電位（ベース電位）の変動が継続する時間は、（Ｒ２＋Ｒｂｉ）×Ｃｃｂで決まる時間となる。このときノイズによってベース電位がエミッタ電位より高い電位になる時間が、バイポーラトランジスタが動作するために必要な時間以上発生した場合、バイポーラトランジスタが導通してしまう。このようなノイズによるバイポーラ動作を避けるためには、抵抗Ｒ２の大きさを小さくして、電圧の伝わる時間の遅れを、バイポーラトランジスタの動作するために必要な時間やノイズの周波数から決まる所望の時間より小さくしなければならない。
第２の実施の形態では、第１の実施の形態（図４、図５、図６）のＥＳＤ保護素子が備えるベース−ＧＮＤ間の抵抗Ｒ２を配置する必要がないため、上述のようなノイズによるバイポーラ動作を回避することができる。すなわち、第２の実施の形態におけるＥＳＤ保護素子によれば、ＥＳＤ耐量のみならずノイズ耐性も向上される。
３．第３の実施の形態
図１０から図１２を参照して、本発明によるＥＳＤ保護素子の第３の実施の形態を説明する。第１及び第２の実施の形態におけるＥＳＤ保護素子では、Ｐ＋ベース拡散層１やＮ＋エミッタ拡散層４は、ベース幅Ｗ方向（Ｙ軸方向）に連続して形成されている。一方、図１０及び図１１を参照して、第３の実施の形態おけるＥＳＤ保護素子では、ベース端子を形成するＰ＋ベース拡散層１６やエミッタ端子を形成するＮ＋エミッタ拡散層１７は、コンタクトが形成された領域毎に、ベース幅Ｗ方向（Ｙ軸方向）に分割されて形成される。以下では、第２の実施の形態と異なる構成及び動作について第３の実施の形態におけるＥＳＤ保護素子について説明する。
図１０は、本発明によるＥＳＤ保護素子の第３の実施の形態における構造を示す平面図である。図１１は、本発明によるＥＳＤ保護素子の第３の実施の形態における構造を示す図１０におけるＤ−Ｄ’断面図である。ただし、図１１では、配線層の構造は省略されている。図１２は、第３の実施の形態におけるＥＳＤ保護素子の等価回路を示す。
図１０を参照して、第３の実施の形態におけるＥＳＤ保護素子には、ベース幅Ｗ方向（Ｙ軸方向）に配置された素子分離領域２０８によって分離された複数のＰ＋ベース拡散層１６と、複数のＮ＋エミッタ拡散層１７が形成される。詳細には、図１１を参照して、複数のＮ＋エミッタ拡散層１７のそれぞれは、素子分離領域２０８によって分離され、複数のコンタクト５のそれぞれに対応してＰ−ベース領域２０４上に形成される。同様に、複数のＰ＋ベース拡散層１６のそれぞれは、素子分離領域２０８によって分離され、複数のコンタクト１４のそれぞれに対応してＰ−ベース領域２０４上に形成される。その他の構造は、第２の実施の形態と同様である。
本実施の形態におけるＥＳＤ保護素子では、複数のコンタクト５、１４及び金属配線１５（サージ電流の電流経路）に対応した複数のＰ＋ベース拡散層１６及び複数のＮ＋エミッタ拡散層１７が形成されている。複数のＰ＋ベース拡散層１６及びＮ＋エミッタ拡散層１７はそれぞれベース幅Ｗ方向（Ｙ軸方向）に分離しているため、サージ電流が分離されたＮ＋エミッタ拡散層１７やＰ＋ベース拡散層１６を伝わって、一箇所に集中することはない。第２の実施の形態のようにＰ＋ベース拡散層及びＮ＋エミッタ拡散層がベース幅Ｗ方向（Ｙ軸方向）に分離していない場合、電流がＮ＋エミッタ拡散層１７やＰ＋ベース拡散層１６を伝わって特定の箇所に電流が集中し、素子が破壊されることがある。しかし、本実施の形態では、素子分離領域２０８によって、電流経路となり得る領域が分離されているため、温度上昇の局所的な偏りや、その他の電流の集中を助長する要因が抑制されるため、特定箇所への電流の集中は抑制される。
以上のような構成により本実施の形態におけるＥＳＤ保護素子は、図１２に示される等価回路で表される。図１２を参照して、第３の実施の形態では、図９に示すＥＳＤ保護回路からエミッタ端子Ｅ１１〜Ｅ１ｎ間に形成された抵抗ＲＬｅ１〜ＲＬｅｎが削除された形態の等価回路となる。その他の回路構成は、第２の実施の形態と同様であるので説明は省略する。
エミッタ端子Ｅ１１〜Ｅ１ｎは相互に分離されているため、エミッタ端子間における電流の電流経路が遮断される。又、エミッタ端子Ｅ１１〜Ｅ１ｎのそれぞれには、電流制御抵抗Ｒ１１〜Ｒ１ｎが接続されている。このため、電源（ＧＮＤ）に流れ出す電流は、電流調整抵抗Ｒ１１〜Ｒ１ｎに分散して流れ、サージ電流の集中を回避することができる。以上のことから、第３の実施の形態ではブレークダウン箇所に電流が集中することが第２の実施の形態よりも軽減され、ＥＳＤ耐量が更に向上される。
図１０及び図１１に示すＥＳＤ保護素子では、複数のＰ＋ベース拡散層１６や複数のＮ＋エミッタ拡散層１７のそれぞれは、素子分離領域によって互いに分離しているが、図１３及び図１４に示すように、ポリシリコンゲート１８によって分離されても良い。図１３及び図１４を参照して、本発明によるＥＳＤ保護素子の第３の実施の形態における構成の変形例を説明する。図１３は、本発明によるＥＳＤ保護素子の第３の実施の形態における構造の変形例を示す平面図である。図１４は、本発明によるＥＳＤ保護素子の第３の実施の形態における構造の変形例を示す図１３におけるＥ−Ｅ’断面図である。ただし、図１４では、配線層の構造は省略されている。
図１３及び図１４を参照して、複数のＮ＋エミッタ拡散層１７のそれぞれは、ポリシリコンゲート１８によって分離され、複数のコンタクト５のそれぞれに対応してＰ−ベース領域２０４上に形成される。同様に、複数のＰ＋ベース拡散層１６のそれぞれは、ポリシリコンゲート１８によって分離され、複数のコンタクト１４のそれぞれに対応してＰ−ベース領域２０４上に形成される。ポリシリコンゲート１８は、Ｎ＋エミッタ拡散層１７（又はＰ＋拡散層１６）の間におけるＰ−ベース領域２０４上に形成された酸化絶縁膜１９の上に形成される。
本変形例では、ポリシリコンゲート１８によって、電流経路となり得る領域が分離されているため、ブレークダウン箇所近傍の電流経路に、他の領域から流れ込むサージ電流量が少なくなる（あるいはなくなる）。このため、ブレークダウン箇所に電流が集中することが第２の実施の形態よりも軽減され、ＥＳＤ耐量が更に向上される。
第３の実施の形態におけるＥＳＤ保護素子では、バイポーラトランジスタが形成された領域の外部に設けられた電流制御抵抗Ｒ１１〜Ｒ１ｎを用いてサージ電流の集中を回避していたが、電流制御抵抗Ｒ１１〜Ｒ１ｎはバイポーラトランジスタが形成された領域に設けても良い。例えば、エミッタ−接地間の電流経路に沿った方向におけるエミッタ拡散層の幅を広くすることで、エミッタ拡散層又はエミッタ拡散層上に形成されたシリサイド膜による抵抗成分を電流制御抵抗Ｒ１１として利用できる。以下、バイポーラトランジスタが形成された領域に電流制御抵抗を設けた形態を、第４から第７の実施の形態として説明する。
４．第４の実施の形態
図１５から図１７を参照して、本発明によるＥＳＤ保護素子の第４の実施の形態における構成及び動作を説明する。以下では、第３の実施の形態と異なる部分について説明する。図１５は、本発明によるＥＳＤ保護素子の第４の実施の形態における構造を示す平面図である。図１６は、本発明によるＥＳＤ保護素子の第４の実施の形態における構造を示す図１５におけるＨ−Ｈ’断面図である。図１７は、本発明によるＥＳＤ保護素子の第４の実施の形態における等価回路を示す図である。ただし、図１５ではシリサイド膜４１が省略され、図１６では、配線層の構造は省略されている。又、本発明の他の実施例については、シリサイドがある場合、又はシリサイドがない場合の両方に付いて適用が可能であるが、シリサイドに関する説明は省略している。
図１５及び図１６を参照して、第４の実施の形態におけるＥＳＤ保護素子には、ベース幅Ｗ方向（Ｙ軸方向）に配置され、素子分離領域２０８によって分離された複数のＮ＋エミッタ拡散層３１と複数のＰ＋ベース拡散層３２が形成される。複数のＮ＋エミッタ拡散層３１と複数のＰ＋ベース拡散層３２は、ベース幅方向に対して垂直な方向（Ｘ軸方向）に隣接している。第４の実施の形態では、エミッタ拡散層上にシリサイド膜が形成され、シリサイド膜における抵抗成分（抵抗Ｒｅ１〜Ｒｅｎ）がサージ電流の電流集中を抑制する電流制御抵抗として利用される。詳細には、Ｎ＋エミッタ拡散層３１及びＰ＋ベース拡散層３２上にシリサイド膜４１が形成される。Ｐ＋ベース拡散層３２上のシリサイド膜４１にはコンタクト４２が形成され、Ｐ＋ベース拡散層３２は、コンタクト４２を介して金属配線３４に接続される。金属配線３４は電源（ここではＧＮＤ）に接続される。Ｎ＋コレクタ拡散層７上、Ｎ＋拡散層２０７上のそれぞれにはシリサイド膜４３、４５が形成される。Ｎ＋コレクタ拡散層７上のシリサイド膜４３には複数のコンタクト４４が形成され、Ｎ＋コレクタ拡散層７はコンタクト４４を介して金属配線９（パッド）に接続される。
図１６を参照して、Ｎ＋エミッタ拡散層３１とＰ＋ベース拡散層３２は、ベース領域となるＰ−ベース領域２０４上に形成される。Ｎ＋エミッタ拡散層３１は、Ｐ＋ベース拡散層３２とＮ＋コレクタ拡散層７との間に形成され、ベース幅方向に対して垂直な方向（Ｙ軸方向）の幅が所定の長さに設定される。これにより、Ｎ＋エミッタ拡散層３１におけるＰ＋ベース拡散層３２側（ベース端子Ｂ１ｉ側）の端部領域（エミッタ端子Ｅ１ｉ）と、Ｎ＋コレクタ拡散層７側（コレクタ端子Ｃ１ｉ側）の端部領域（エミッタ領域Ｅ２ｉ）とが所定の距離だけ離隔する。
図１６を参照して、パッド（Ｐａｄ）に高電圧が印加され、ＥＳＤ保護素子がバイポーラ動作する際、電源（ＧＮＤ）とコレクタ端子Ｃ１ｉとの間に流れる電流（サージ電流）を電子の流れとして記載すれば、電子の流れはコンタクト４２（エミッタ端子Ｅ１ｉ）からシリサイド膜４１を介してコレクタ側（Ｎ型引き出し領域２０５）に流れる。このとき、サージによる電子の流れは、コンタクト４２（エミッタ端子Ｅ１ｉ）からシリサイド膜４１に流れ込み、コレクタ側（Ｎ型引き出し領域２０５）におけるＮ＋エミッタ拡散層３１の端部領域（エミッタ領域Ｅ２ｉ）から流れ出る。このため、コンタクト４２（エミッタ端子Ｅ１ｉ）からコレクタ側のエミッタ領域Ｅ２ｉ近傍に至るシリサイド膜４１の抵抗成分（抵抗Ｒｅｉ）が、サージ電流の電流量を制御する電流制御抵抗として機能する。これにより、サージ電流が、エミッタ端子Ｅ１ｉに集中することを防ぐことができる。
又、パッド（Ｐａｄ）に高電圧が印加され、Ｐ−ベース領域２０４とＮ−コレクタ領域２０３との接合部分がブレークダウンした場合、エミッタ領域Ｅ２ｉの直下のベース領域Ｂ２ｉに流れ込んだホール電流は、コンタクト４２を介して電源（ＧＮＤ）へ電流として流れ出す。このとき、コンタクト４２（ベース端子Ｂ１ｉ）から、エミッタ領域Ｅ２ｉの直下のベース領域Ｂ２ｉに至るベース領域（Ｐ−ベース領域２０４）の抵抗成分（抵抗Ｒｂｉ）が、ベース領域Ｂ２ｉの電圧（ベース電位）を引き上げるための抵抗として機能する。
ベースとコレクタを結ぶ方向におけるＮ＋エミッタ拡散層３１の幅（エミッタ端子Ｅ１ｉからエミッタ領域Ｅ２ｉまでの長さ）は、電流制御抵抗（Ｒｅｉ）が、サージ電流の電流集中を防止するような大きさに設定されることが好ましい。又、Ｎ＋エミッタ拡散層３１の幅は、抵抗Ｒｂｉが、バイポーラ動作が可能となる電位までベース電位を引き上げ得る大きさに設定されることが好ましい。
以上のような構成により本実施の形態におけるＥＳＤ保護素子は、図１７に示される等価回路で表される。図１７を参照して、第４の実施の形態におけるＥＳＤ保護素子には、エミッタ領域Ｅ２１〜Ｅ２ｎ、ベース領域Ｂ２１〜Ｂ２ｎ、コレクタ端子Ｃ１１〜Ｃ１ｎを有する複数のＮＰＮバイポーラトランスタが形成される。
図１５及び図１７を参照して、エミッタ端子Ｅ１１〜Ｅ１ｎは素子分離領域２０８によって分離されている。又、エミッタ領域Ｅ２１〜Ｅ２ｎと、それぞれに直近のエミッタ端子Ｅ１１〜Ｅ１ｉとの間にはシリサイド膜４１による抵抗Ｒｅ１〜Ｒｅｎが形成される。
一方、エミッタ端子Ｅ１１〜Ｅ１ｎの直下の領域であるベース領域Ｂ２１〜Ｂ２ｎのそれぞれの間には、Ｐ−ベース領域２０４による抵抗ＲＬｂ１〜ＲＬｂｎが形成される。又、コレクタ端子Ｃ１１〜Ｃ１ｎは、共通のＮ型埋め込み層２０２及びＮ型引き出し領域２０５上に形成されている。このため、コレクタ端子Ｃ１１〜Ｃ１ｎのそれぞれの間は、Ｎ型埋め込み層２０２及びＮ型引き出し領域２０５による抵抗ＲＬＣ１〜ＲＬＣｎが形成される。更に、ベース領域Ｂ２１〜Ｂ２ｎと、それぞれに直近のベース端子Ｂ１１〜Ｂ１ｉとの間にはＰ−ベース領域２０４による抵抗Ｒｂ１〜Ｒｂｎが形成される。
上述のように複数のトランジスタのエミッタ間は、素子分離領域によって相互に分離されている。これにより、複数のトランジスタを流れるサージ電流の電流経路は相互に分離される。又、エミッタ端子Ｅ１１〜Ｅ１ｎのそれぞれには、電流調整抵抗として機能する抵抗Ｒｅ１〜Ｒｅｎが接続されている。以上のことから、電源（ＧＮＤ）から流れ込む電子電流（サージ電流）は、複数の抵抗Ｒｅ１〜Ｒｅｎに分散して流れるため、特定のエミッタ端子Ｅ１ｉに対する電流集中を回避することができる。
又、ベース端子Ｂ１１〜Ｂ１ｎとベース領域Ｂ２１〜２１ｎとの間のＰ−ベース領域２０４によって抵抗Ｒｂ１〜Ｒｂｎが形成される。パッド（Ｐａｄ）に高電圧が印加されると抵抗Ｒｂ１〜Ｒｂｎによって、ベース領域Ｂ２１〜Ｂ２ｎの電位は上昇し、ＥＳＤ保護素子はバイポーラ動作を開始する。
以上のように、本実施の形態におけるＥＳＤ保護素子では、サージ電流の電流集中を回避するための電流制御抵抗（抵抗Ｒｅ１〜Ｒｅｎ）がシリサイド膜４１によって形成され、ベース電位を引き上げるための抵抗Ｒｂ１〜ＲｂｎがＰ−ベース領域２０４によって形成される。このため、デバイスの外部に電流制御用の抵抗やベース電位を引き上げるための抵抗を設ける必要がないため、ＥＳＤ保護素子の配線量や素子数を減じることができる。
５．第５の実施の形態
図１８及び図１９を参照して、第４の実施の形態におけるＥＳＤ保護素子の変形例（第５の実施の形態）を説明する。図１８は、本発明によるＥＳＤ保護素子の第５の実施の形態における構造を示す平面図である。図１９は、本発明によるＥＳＤ保護素子の第５の実施の形態における構造を示す図１８におけるＩ−Ｉ’断面図である。以下では、第４の実施の形態と異なる部分について説明する。ただし、図１８ではシリサイド膜４１が省略され、図１９では配線層の構造が省略されている。
第４の実施の形態では、Ｐ＋ベース拡散層３２の上層に形成されたコンタクトを介してサージ電流（コレクタ電流）がＮ＋エミッタ拡散層３１（エミッタ端子Ｅ１ｉ）に流れる。一方、第５の実施の形態では、Ｎ＋エミッタ拡散層３１上の領域に形成されたコンタクトを介して、サージ電流が流れる。
詳細には、Ｎ＋エミッタ拡散層３１上のシリサイド膜４１に、コンタクト４６が形成される。シリサイド膜４１は、コンタクト４６を介して金属配線３５に接続される。尚、金属配線３５は電源（ＧＮＤ）に接続されている。コンタクト４６は、Ｐ＋ベース拡散層３２上のコンタクト４２の近傍に設けられることが好ましい。
図１９を参照して、パッド（Ｐａｄ）に高電圧が印加され、ＥＳＤ保護素子がバイポーラ動作する際、電源（ＧＮＤ）とコレクタ端子Ｃ１との間に流れる電流（サージ電流）は、電子の流れとして記載するとコンタクト４６からシリサイド膜４１を介してコレクタ側（Ｎ型引き出し領域２０５）に流れる。このとき、電子の流れは、コンタクト４６（エミッタ端子Ｅ１ｉ）からシリサイド膜４１に流れ込み、コレクタ側（Ｎ型引き出し領域２０５）におけるＮ＋エミッタ拡散層３１の端部領域（エミッタ領域Ｅ２ｉ）から流れ出る。このため、コンタクト４６（エミッタ端子Ｅ１ｉ）からコレクタ側のエミッタ領域Ｅ２ｉ近傍に至るシリサイド膜４１の抵抗成分（抵抗Ｒｅｉ）と、コンタクト４６による抵抗成分（図１７では省略）が、コレクタ電流の電流量を制御する電流制御抵抗として機能する。これにより、サージ電流が、エミッタ端子Ｅ１ｉに集中することを防ぐことができる。その他の構成及び動作は、第４の実施の形態と同様である。
第５の実施の形態では、コンタクト４６の抵抗成分を電流制御抵抗として利用できるため、Ｎ＋エミッタ拡散層３１の幅（エミッタ端子Ｅ１ｉからエミッタ領域Ｅ２ｉまでの長さ）を第４の実施の形態よりも小さくすることができる。ただし、Ｎ＋エミッタ拡散層３１の幅は、抵抗Ｒｅｉが、バイポーラ動作が可能となる電位までベース電位を引き上げ得る大きさに設定されることは言うまでもない。
以上のような構成により本実施の形態におけるＥＳＤ保護素子は、図１７に示される等価回路で表される。
６．第６の実施の形態
図２０及び図２１を参照して、第５の実施の形態におけるＥＳＤ保護素子の変形例（第６の実施の形態）を説明する。図２０は、本発明によるＥＳＤ保護素子の第６の実施の形態における構造を示す平面図である。図２１は、本発明によるＥＳＤ保護素子の第６の実施の形態における構造を示す図２０におけるＪ−Ｊ’断面図である。以下では、第５の実施の形態と異なる部分について説明する。ただし、図２０ではシリサイド膜４１が省略され、図２１では配線層の構造が省略されている。
第６の実施の形態では、Ｎ−エミッタ拡散層３１とＰ＋ベース拡散層３２とが分離して形成され、Ｎ−エミッタ拡散層３１、Ｐ＋ベース拡散層３２、Ｎ＋コレクタ拡散層７のそれぞれの上層にはシリサイド膜は形成されずコンタクト３３、３６、８が設けられる。本実施の形態におけるＥＳＤ素子では、Ｎ＋エミッタ拡散層３１上に形成されたコンタクト３６を介して、サージ電流が流れる。
詳細には、Ｎ−エミッタ拡散層３１とＰ＋ベース拡散層３２とは素子分離領域４７（例えば酸化絶縁膜）によって分離されている。Ｎ＋エミッタ拡散層３１上に、コンタクト３６が形成される。Ｎ＋エミッタ拡散層３１は、コンタクト３６を介して金属配線３４に接続される。コンタクト３６は、Ｐ＋ベース拡散層３２上のコンタクト３３の近傍に設けられることが好ましい。
図２１を参照して、パッド（Ｐａｄ）に高電圧が印加され、ＥＳＤ保護素子がバイポーラ動作する際、電源（ＧＮＤ）とコレクタ端子Ｃ１ｉとの間に流れる電流（サージ電流）は電子の流れとして記載すると、コンタクト３６（エミッタ端子Ｅ１ｉ）からＮ＋エミッタ拡散層３１を介してコレクタ側（Ｎ型引き出し領域２０５）に流れる。このとき、電子の流れは、コンタクト３６（エミッタ端子Ｅ１ｉ）からＮ＋エミッタ拡散層３１に流れ込み、コレクタ側（Ｎ型引き出し領域２０５）におけるＮ＋エミッタ拡散層３１の端部（エミッタ領域Ｅ２ｉ）からコレクタ側に流れ出る。このため、コンタクト３６（エミッタ端子Ｅ１ｉ）からコレクタ側のエミッタ領域Ｅ２ｉ近傍に至るＮ＋エミッタ拡散層３１の抵抗成分（抵抗Ｒｅｉ）が、コレクタ電流の電流量を制御する電流制御抵抗として機能する。これにより、サージ電流が、エミッタ端子Ｅ１ｉに集中することを防ぐことができる。その他の構成及び動作は、第５の実施の形態と同様である。
第６の実施の形態では、第５の実施の形態と同様にコンタクト３３の抵抗成分（図１７では省略）を電流制御抵抗として利用できるため、Ｎ＋エミッタ拡散層３１の幅（エミッタ端子Ｅ１ｉからエミッタ領域Ｅ２ｉまでの長さ）を第４の実施の形態よりも小さくすることができる。ただし、Ｎ＋エミッタ拡散層３１の幅は、抵抗Ｒｅｉが、バイポーラ動作が可能となる電位までベース電位を引き上げ得る大きさに設定されることは言うまでもない。
以上のような構成により本実施の形態におけるＥＳＤ保護素子は、図１７に示される等価回路で表される。
７．第７の実施の形態
図２２は、本発明によるＥＳＤ保護素子の第７の実施の形態における構成を示す平面図である。上述のように、エミッタ拡散層がベース幅方向（Ｙ軸方向）に分離していれば、サージ電流の集中を防ぐことができる。しかし、ベース拡散層は必ずしもベース幅方向（Ｙ軸方向）に分離していなくても良い。
図２２を参照して、第７の実施の形態におけるＥＳＤ保護素子を説明する。第７の実施の形態におけるＥＳＤ保護素子では、第４の実施の形態におけるＰ＋ベース拡散層３２がベース幅方向（Ｙ軸方向）に連続的に（分離せずに）形成される。その他の構成は、第４の実施の形態と同様である。従って、Ｎ＋エミッタ拡散層３１は、第４の実施の形態と同様に素子分離領域２０８によって分離している。第７の実施の形態におけるＥＳＤ保護素子のＨ−Ｈ’断面は、図１６に示す構造と同様である。
図２３は、第７の実施の形態の変形例を示す平面図である。図２２に示すＥＳＤ保護素子においてＮ＋エミッタ拡散層３１は、ベース幅方向（Ｙ軸方向）に完全に分離していたが、一部が隣接していても良い。図２３に示すＥＳＤ保護素子は、図２２に示すＥＳＤ保護素子のＮ＋エミッタ拡散層３１に替えて、くし型形状のＮ＋エミッタ拡散層を備える。このＮ＋エミッタ拡散層は、ベース幅方向（Ｙ軸方向）に対して一部が連続的に形成され、一部が分離されている。
詳細には、本変形例のＮ＋エミッタ拡散層におけるベース端子Ｂ１１〜Ｂ１ｉの近傍領域はベース幅方向（Ｙ軸方向）に連続的に形成され、コンタクト端子Ｃ１１〜Ｃ１ｉ側の領域は素子分離領域２０８によって分離している。ここで、分離される幅Ｌ（ベース幅方向に垂直な方向（Ｘ軸方向）の幅）は、サージ電流の集中を回避できる程度の大きさに設定されることが好ましい。
図２３に示すＥＳＤ保護素子のＨ−Ｈ’断面は、図１６に示す構造と同様である。
以上のような構成でも、エミッタ端子Ｅ１１〜Ｅ１ｉは分離されているためサージ電流の経路は分離され、シリサイド膜４１による抵抗成分（抵抗Ｒｅ１）が電流制御抵抗として利用される。これにより、サージ電流の集中を防ぐことができる。尚、第７の実施の形態では、シリサイド膜による抵抗成分を電流調整抵抗した場合を一例に説明したが、シリサイド膜を設けずエミッタ拡散層上にコンタクトを設けることで、拡散層の抵抗成分を電流制御抵抗として利用した場合（第６の実施の形態）にも適用できる。
本実施の形態におけるＥＳＤ保護素子は、図１７に示される等価回路で表される。
第４から第７の実施の形態におけるエミッタ拡散層、又はベース拡散層は、ベース幅方向（Ｙ軸方向）に対して、素子分離領域２０８によって分離されていたが、他の方法によって分離されても良い。例えば、図２４に示すように、第４の実施の形態において、素子分離領域のかわりにポリシリコンゲート５０によって各拡散層が分離されても良い。ポリシリコンゲート５０による素子分離の方法は、第３の実施の形態と同様であるので説明は省略する。
以下では、パッドにプラスの電圧のみならずマイナスの高電圧が印加され場合、通常動作時には電流は流さないが、ＥＳＤ印加時にはサージ電流を電源（ＧＮＤ）に流して内部回路を保護するＥＳＤ保護回路の例を第８及び第９の実施の形態として説明する。
８．第８の実施の形態
図２５を参照して、本発明によるＥＳＤ保護素子の第８の実施の形態における構成及び動作を説明する。図２５は、本発明によるＥＳＤ保護素子の第８の実施の形態における構造を示す断面図である。
第８の実施の形態におけるＥＳＤ保護素子には、第１の実施の形態におけるＥＳＤ保護素子（トランジスタ構造）が、電源（ＧＮＤ）側とパッド側に対称的に配置されている。
図２５を参照して、第８の実施の形態におけるＥＳＤ保護素子の構造を説明する。第８の実施の形態におけるＥＳＤ保護素子は、Ｚ軸方向下層から順にＰ型基板３０１（Ｐ−ｓｕｂ）、Ｎ型埋め込み層３０２が形成され、そのＮ型埋め込み層３０２上にＮ型引き出し領域３０５、３１６、３２６、及びＮ−コレクタ領域３１３、３２３が形成される。Ｎ−コレクタ領域３１３は、Ｎ型引き出し領域３０５とＮ型引き出し領域３１６との間に形成され、そのＺ軸方向上層にベース領域として機能するＰ−ベース領域３１４が形成される。Ｎ−コレクタ領域３２３は、Ｎ型引き出し領域３０５とＮ型引き出し領域３２６との間に形成され、そのＺ軸方向上層にベース領域として機能するＰ−ベース領域３２４が形成される。
Ｐ−ベース領域３１４上には、バイポーラ動作の際ベース端子Ｂ１１０として機能するＰ＋ベース拡散層５１及びコンタクト５７と、エミッタ端子Ｅ１１ｉとして機能するＮ＋エミッタ拡散層５２及びコンタクト５８とが設けられている。又、Ｎ型引き出し領域３１６上には、コレクタ端子Ｃ１１０として機能するＮ＋コレクタ拡散層５３が設けられている。更に、Ｎ型引き出し領域３０５上には、Ｎ＋拡散層２０７が設けられている。Ｎ＋拡散層２０７、Ｐ＋ベース拡散層５１、Ｎ＋エミッタ拡散層５２、Ｎ＋コレクタ拡散層５３のそれぞれの間は、素子分離領域３０８（例えば酸化絶縁膜）によって分離されている。
Ｐ−ベース領域３２４上には、バイポーラ動作の際ベース端子Ｂ１２０として機能するＰ＋ベース拡散層５４及びコンタクト６０と、エミッタ端子Ｅ１２ｉとして機能するＮ＋エミッタ拡散層５５及びコンタクト６１とが設けられている。又、Ｎ型引き出し領域３２６上には、コレクタ端子Ｃ１２０として機能するＮ＋コレクタ拡散層５６が設けられている。Ｎ＋拡散層２０７、Ｐ＋ベース拡散層５４、Ｎ＋エミッタ拡散層５５、Ｎ＋コレクタ拡散層５６のそれぞれの間は、素子分離領域３０８（例えば酸化絶縁膜）によって分離されている。
Ｐ＋ベース拡散層５１は、コンタクト５７を介して抵抗Ｒ２１０の一端に接続される。Ｎ＋エミッタ拡散層５２は、コンタクト５８を介して電流調整抵抗Ｒ１１ｉの一端に接続される。抵抗Ｒ２１０の他端と電流制御抵抗Ｒ１１ｉの他端は電源（ＧＮＤ）に共通接続される。一方、Ｐ＋ベース拡散層５４は、コンタクト６０を介して抵抗Ｒ２２０の一端に接続される。Ｎ＋エミッタ拡散層５５は、コンタクト６１を介して電流調整抵抗Ｒ１２ｉの一端に接続される。抵抗Ｒ２２０の他端と電流Ｒ１２ｉの他端はパッド（Ｐａｄ）に共通接続される。
以上のような構成により、パッド（Ｐａｄ）側に接続されたトランジスタのエミッタ端子Ｅ１１ｉは電流制御抵抗Ｒ１１ｉを介してパッドに接続され、ベース端子Ｂ１１０は抵抗Ｒ２１０を介してパッド（Ｐａｄ）に接続される。
電源（ＧＮＤ）側に接続されたトランジスタのエミッタ端子Ｅ１２ｉは電流制御抵抗Ｒ１２ｉを介して接地され、ベース端子Ｂ１２０は抵抗Ｒ２２０を介して接地され、コレクタ端子Ｃ１２０は、Ｎ型埋め込み層３０２を介してパッド側のトランジスタのコレクタ端子Ｃ１１０に接続される。
上述の構造は、第１の実施の形態と同様に複数あるため、ＥＳＤ保護素子を流れるサージ電流の電流経路は分散される。
パッドにプラスの電圧が印加されると、Ｐ−ベース領域３１４とＮ−コレクタ領域３１３で形成されるダイオードは順方向バイアスされ、Ｐ−ベース領域３２４とＮ−コレクタ領域３２３で形成されるダイオードは逆方向バイアスされる。ここで、Ｐ−ベース領域３２４とＮ−コレクタ領域３２３で形成されるダイオードの耐圧以上のプラスの電圧がパッドに印加されると、電流がパッドから抵抗Ｒ２１０、Ｒ２２０を介して電源（ＧＮＤ）に流れる。これにより、抵抗Ｒ２２０の電圧降下によってベース端子Ｂ１２０の電圧が上昇し、電源（ＧＮＤ）側のトランジスタが動作してパッドと電源（ＧＮＤ）との間にサージ電流が流れ始める。この際、サージ電流は、パッドからＮ−コレクタ領域３２３、Ｐ−ベース領域３２４、Ｎ＋エミッタ拡散層５５、及び電流調整抵抗Ｒ１２ｉを介して電源（ＧＮＤ）に流れる。
一方、パッドにマイナスの電圧が印加されると、Ｐ−ベース領域３１４とＮ−コレクタ領域３１３で形成されるダイオードは逆方向にバイアスされ、Ｐ−ベース領域３２４とＮ−コレクタ領域３２３で形成されるダイオードは順方向にバイアスされる。ここで、Ｐ−ベース領域３１４とＮ−コレクタ領域３１３で形成されるダイオードの耐圧以下のマイナスの電圧がパッドに印加されると、電流が電源（ＧＮＤ）から抵抗Ｒ２１０、Ｒ２２０を介してパッドに流れる。これにより、抵抗Ｒ２１０の電圧降下によってベース端子Ｂ１１０の電圧が上昇し、パッド側のトランジスタが動作してパッドと電源（ＧＮＤ）との間にサージ電流が流れ始める。この際、サージ電流は、電源（ＧＮＤ）からＮ−コレクタ領域３１３、Ｐ−ベース領域３１４、Ｎ＋エミッタ拡散層５２、及び電流調整抵抗Ｒ１１ｉを介して電源（ＧＮＤ）に流れる。
以上のように、電源側のトランジスタを介して流れるサージ電流（ＥＳＤ電流）は、複数の電流調整抵抗Ｒ１２ｉを介して流れるため、トランジスタ内の素子への電流集中を回避することができる。これはパッド側のトランジスタでも同様である。
９．第９の実施の形態
図２６を参照して、本発明によるＥＳＤ保護素子の第９の実施の形態における構成及び動作を説明する。図２６は、本発明によるＥＳＤ保護素子の第９の実施の形態における構造を示す断面図である。
第９の実施の形態におけるＥＳＤ保護素子では、第２の実施の形態におけるＥＳＤ保護素子（トランジスタ構造）が、電源（ＧＮＤ）側とパッド側に対称的に配置されている。
図２６を参照して、第９の実施の形態におけるＥＳＤ保護素子の構造を説明する。Ｐ＋ベース拡散層５１及びコンタクト５７はベース端子Ｂ１１ｉとして機能し、電流調整抵抗Ｒ１１ｉに接続される。Ｐ＋ベース拡散層５４及びコンタクト６０はベース端子Ｂ１２ｉとして機能し、電流調整抵抗Ｒ１２ｉに接続される。その他の構造は、第８の実施の形態と同様である。上述の構造は、第２の実施の形態と同様に複数あるため、ＥＳＤ保護素子を流れるサージ電流の電流経路は分散される。
パッドにプラスの電圧が印加されると、Ｐ−ベース領域３１４とＮ−コレクタ領域３１３で形成されるダイオードは順方向バイアスされ、Ｐ−ベース領域３２４とＮ−コレクタ領域３２３で形成されるダイオードは逆方向バイアスされる。ここで、Ｐ−ベース領域３２４とＮ−コレクタ領域３２３で形成されるダイオードの耐圧以上のプラスの電圧がパッドに印加されると、電流がパッドから抵抗Ｒ１１ｉ、抵抗Ｒ１２ｉを介して電源（ＧＮＤ）に流れる。これにより、電流調整抵抗Ｒ１２ｉの電圧降下によってベース端子Ｂ１２０の電圧が上昇し、電源側のトランジスタが動作してパッドから電源（ＧＮＤ）にサージ電流が流れ始める。この際、サージ電流は、パッドからＮ−コレクタ領域３２３、Ｐ−ベース領域３２４、Ｎ＋エミッタ拡散層５５、及び電流調整抵抗Ｒ１２ｉを介して電源（ＧＮＤ）に流れる。
一方、パッドにマイナスの電圧が印加されると、Ｐ−ベース領域３１４とＮ−コレクタ領域３１３で形成されるダイオードは逆方向にバイアスされ、Ｐ−ベース領域３２４とＮ−コレクタ領域３２３で形成されるダイオードは順方向にバイアスされる。ここで、Ｐ−ベース領域３１４とＮ−コレクタ領域３１３で形成されるダイオードの耐圧以下のマイナスの電圧がパッドに印加されると、電流が電源（ＧＮＤ）から抵抗Ｒ１２ｉ、抵抗Ｒ１１ｉを介してパッドに流れる。これにより、電流調整抵抗Ｒ１１ｉの電圧降下によってベース端子Ｂ１１０の電圧が上昇し、パッド側のトランジスタが動作して電源（ＧＮＤ）からパッドにサージ電流が流れ始める。
以上のように、電源側のトランジスタを介して流れるサージ電流（ＥＳＤ電流）は、複数の電流調整抵抗Ｒ１２ｉを介して流れるため、トランジスタにおける素子への電流集中を回避することができる。これはパッド側のトランジスタでも同様である。又、本実施の形態では、ハイレベル又はローレベルの高電圧が印加され場合でも、ＥＳＤ保護回路内のトランジスタに高電圧が印加されることがなく素子破壊を回避することができる。
図２７を参照して、第３の実施の形態の変形例を説明する。図２７は、本発明によるＥＳＤ保護素子の第３の実施の形態の変形例における構造を示す平面図である。第３の実施の形態におけるＥＳＤ保護素子においてベース幅Ｗ方向（Ｙ軸方向）に相互に分離されていた複数のＰ＋ベース拡散層１６を、図２７に示すＥＳＤ保護素子では、同じＰ＋ベース拡散層７６によって接続する。Ｐ＋ベース拡散層１６、７６によって、くし型形状のＰ＋ベース拡散層が形成される。その他の構造は、第３の実施の形態と同様である。
詳細には、本一例におけるＰ＋ベース拡散層１６は、素子分離領域２０８によって分離された幅Ｌ３の領域と、Ｐ＋ベース拡散層７６によってベース幅方向に垂直な方向（Ｘ軸方向）に拡散層が連続して形成される幅Ｌ２の領域を有する。ここで、幅Ｌ２、Ｌ３はベース幅方向に垂直な方向（Ｘ軸方向）の幅を示し、Ｐ＋ベース拡散層１６全体のＸ軸方向の幅Ｌ１に対し、幅Ｌ２は小さいことが好ましい。又、幅Ｌ３は、サージ電流の集中を回避できる程度の大きさに設定されることが好ましい。このため、幅Ｌ３は、幅Ｌ２より大きいことが好ましい。
次に、図２８及び図２９を参照して、図２７に示すＥＳＤ保護素子の変形例を説明する。図２８は、図２７に示すＥＳＤ保護素子の変形例における構造を示す平面図である。図２９は、図２８におけるＩ−Ｉ’断面図である。図２７に示すＥＳＤ保護素子では、Ｎ＋エミッタ拡散層１７とＰ＋ベース拡散層１６は、素子分離領域２０８によってＸ軸方向に対して分離しているが、図２８に示すＥＳＤ保護素子では、これらを接触させる。すなわち、本一例のＥＳＤ保護素子では、Ｘ軸方向に対するＮ＋エミッタ拡散層１７とＰ＋ベース拡散層１６との間の素子分離領域２０８が削除され、両者がヘテロ接合されたバッティング構造を示す。
コレクタにノイズが入ってきた場合、ノイズによる電流は、ジャンクション容量（Ｃｃｂ）に流れ込み、ベースを通ってＧＮＤまで流れる。このとき、ノイズによる電流は、ベース抵抗Ｒｂｉを通り、電圧降下を生じさせてベースＢ２ｉの電位（ベース電位）を変動させる。このときのベースＢ２ｉにおける電位の変動値は、（ノイズによる電流）×Ｒｂｉとなり、Ｒｂｉが大きいほど大きくなる。又、このときのベースＢ２ｉの電位（ベース電位）の変動が継続する時間は、Ｒｂｉ×Ｃｃｂで決まる時間となる。エミッタとベースで構成されるダイオードがオンしなければ、エミッタには電流は流れないが、このときノイズによってベース電位がエミッタ電位より高い電位になる時間が、バイポーラトランジスタが動作するために必要な時間以上発生した場合、バイポーラトランジスタが導通してしまう。このようなノイズによるバイポーラ動作を避けるため、本一例では、Ｎ＋エミッタ拡散層１７とＰ＋ベース拡散層１６との距離が第３の実施の形態に比べて近いため、Ｐ−ベース領域２０４を介したＮ＋エミッタ拡散層１７とＰ＋ベース拡散層１６との間の電流経路は短くなり、Ｐ−ベース領域２０４における抵抗成分Ｒｂｉは小さくなる。この結果、（ノイズによる電流）×ＲｂｉやＲｂｉ×Ｃｃｂは小さくなり、ノイズに起因したバイポーラ動作の発生が抑制される。
このように、Ｎ＋エミッタ拡散層１７とＰ＋ベース拡散層１６との距離を短くすることで、ノイズによるバイポーラトランジスタが動作するリスクを低減できる。尚、このような効果を奏するためには、必ずしもＮ＋エミッタ拡散層１７とＰ＋ベース拡散層１６とを接合しなくても良い。例えば、第３の実施の形態において、エミッターベース間における素子分離領域２０８の幅を短くすることで、上記の効果を奏することができる。
図３０を参照して、第３の実施の形態の他の変形例を説明する。図３０は、第３の実施の形態の他の変形例おける構造を示す平面図である。
又、図３０に示すＥＳＤ保護素子では、第３の実施の形態におけるＥＳＤ保護素子においてベース幅Ｗ方向（Ｙ軸方向）に相互に分離されていた複数の金属配線１５を、Ｎ＋エミッタ拡散層１７上において金属配線７５によって接続する。その他の構造は、第３の実施の形態と同様である。
図３０に示すＥＳＤ保護素子では、エミッタ上でＹ軸方向に接続するメタル配線７５は、ＥＳＤパルス電流によって発生した熱を吸収する熱容量として機能するため、ＥＳＤ保護性能を高める効果を奏する。
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第１から第９の実施の形態は、技術的矛盾がない範囲内で組み合せることが可能である。例えば、第１の実施の形態におけるベース拡散層やエミッタ拡散層を第３の実施の形態と同様に分離しても良い。又、電源は接地電位と異なる他の電位に設定しても構わない。更に、本発明は、ラテラルＰＮＰバイポーラトランジスタや、ラテラルＮＰＮバイポーラトランジスタを用いたＥＳＤ保護素子にも適用できる。
１、１６、３２、５１：Ｐ＋ベース拡散層
２、５、８、１０、１２、１４、３３、３６、４２、４４、４６、５７、５８、６０、６１：コンタクト
３、６、９、１３、１５、３４、３５：金属配線
４、１７、３１、５２：Ｎ＋エミッタ拡散層
７、５３、５６：Ｎ＋コレクタ拡散層
１１、Ｒ１１〜Ｒ１ｎ、Ｒｅ１〜Ｒｅｎ、Ｒ１１ｉ：電流制御抵抗
１８、５０：ポリシリコンゲート
１９：酸化絶縁膜
４１、４３：シリサイド膜
２０１、３０１：Ｐ型基板
２０２、３０２：Ｎ型埋め込み層
２０３、３１３、３２３：Ｎ−コレクタ領域
２０４、３１４、３２４：Ｐ−ベース領域
２０５、２０６、３０５、３１６、３２６：Ｎ型引き出し領域
２０７：Ｎ＋拡散層
４７、２０８、３０８：素子分離領域
Ｂ１、Ｂ１１〜Ｂ１ｎ、Ｂ１１０、Ｂ１２０、Ｂ１１ｉ、Ｂ１２ｉ：ベース端子
Ｂ２１〜Ｂ２ｎ：ベース端子（ベース領域）
Ｃ１、Ｃ１１〜Ｃ１ｎ、Ｃ１１０、Ｃ１２０：コレクタ端子
Ｅ１１〜Ｅ１ｎ、Ｅ２ｉ、Ｅ１１ｉ、Ｅ１２ｉ：エミッタ端子
Ｅ２１〜Ｅ２ｎ：エミッタ領域
Ｒ２、ＲＬｂ１〜ＲＬｂｎ、ＲＬｅ１〜ＲＬｅｎ、ＲＬＣ１〜ＲＬＣｎ、Ｒｂ１〜Ｒｂｎ、Ｒｅ１〜Ｒｅｎ：抵抗

Claims (17)

  1. バイポーラトランジスタを用いたＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子において、
    第１端子に接続されるコレクタ拡散層と、エミッタ拡散層とを備えるバイポーラトランジスタと、第２端子からエミッタ拡散層を介してコレクタ拡散層に至る複数の電流経路上のそれぞれに設けられた電流制御抵抗と、
    を具備する
    ＥＳＤ保護素子。
  2. 請求項１に記載のＥＳＤ保護素子において、
    前記バイポーラトランジスタは、前記電流制御抵抗と異なる第１抵抗を介して前記第２端子に接続されたベース拡散層を更に備える
    ＥＳＤ保護素子。
  3. 請求項２に記載のＥＳＤ保護素子において、
    前記エミッタ拡散層は、対応する複数の電流制御抵抗を介して前記第２端子に接続される複数の第１コンタクトを有し、
    前記ベース拡散層は、対応する複数の第１抵抗を介して前記第２端子に接続される複数の第２コンタクトを有する
    ＥＳＤ保護素子。
  4. 請求項１に記載のＥＳＤ保護素子において、
    前記バイポーラトランジスタは、前記電流制御抵抗を介して前記第２端子に接続されたベース拡散層を更に備える
    ＥＳＤ保護素子。
  5. 請求項４に記載のＥＳＤ保護素子において、
    前記エミッタ拡散層は、対応する複数の電流制御抵抗を介して前記第２端子に接続される複数の第１コンタクトを有し、
    前記ベース拡散層は、対応する前記複数の電流制御抵抗を介して前記第２端子に接続される複数の第２コンタクトを有する
    ＥＳＤ保護素子。
  6. 請求項２から５のいずれか１項に記載のＥＳＤ保護素子において、
    前記エミッタ拡散層は、それぞれに少なくとも１つのコンタクトが形成された複数のエミッタ拡散層を含む
    ＥＳＤ保護素子。
  7. 請求項６に記載のＥＳＤ保護素子において、
    前記ベース拡散層は、それぞれに少なくとも１つのコンタクトが形成された複数のベース拡散層を含む
    ＥＳＤ保護素子。
  8. 請求項６に記載のＥＳＤ保護素子において、
    前記エミッタ拡散層は、それぞれに少なくとも１つのコンタクトが形成された複数のエミッタ拡散層を含み、
    前記ベース拡散層は素子分離領域によって、少なくとも一部がベース幅方向に分離されている
    ＥＳＤ保護素子。
  9. 請求項７又は８に記載のＥＳＤ保護素子において、
    前記エミッタ拡散層と前記ベース拡散層とは接合している
    ＥＳＤ保護素子。
  10. 請求項７から９のいずれか１項に記載のＥＳＤ保護素子において、
    前記複数のエミッタ拡散層は、対応する前記複数のベース拡散層に、複数の金属配線を介して接続される
    ＥＳＤ保護素子。
  11. 請求項１に記載のＥＳＤ保護素子において、
    前記エミッタ拡散層の抵抗成分によって、前記電流調整抵抗が形成される
    ＥＳＤ保護素子。
  12. 請求項１に記載のＥＳＤ保護素子において、
    前記エミッタ拡散層上に形成されるシリサイド膜を更に具備し、
    前記シリサイド膜の抵抗成分によって、前記電流調整抵抗が形成される
    ＥＳＤ保護素子。
  13. 請求項１１又は１２に記載のＥＳＤ保護素子において、
    前記エミッタ拡散層は素子分離領域によって、少なくとも一部がベース幅方向に分離されている
    ＥＳＤ保護素子。
  14. 請求項１１から１３のいずれか１項に記載のＥＳＤ保護素子において、
    前記バイポーラトランジスタは、前記第２端子に第２コンタクトを介して接続されたベース拡散層を更に備え、
    前記エミッタ拡散層は、前記ベース拡散層と前記コレクタ拡散層との間に設けられ、
    前記ベース拡散層と前記エミッタ拡散層は、ベース幅方向に対して垂直なＸ方向に隣接し、
    前記エミッタ拡散層において、前記コレクタ拡散層側の端部から前記ベース拡散層側の端部までの長さは、所定の長さに設定される
    ＥＳＤ保護素子。
  15. 請求項１４に記載のＥＳＤ保護素子において、
    前記エミッタ拡散層は、前記エミッタ拡散層と前記第２端子とを接続する第１コンタクトを有し、
    前記第１コンタクトは、前記エミッタ拡散層において、前記第２コンタクト側の端部に形成される
    ＥＳＤ保護素子。
  16. 請求項１５に記載のＥＳＤ保護素子において、
    第１電流調整抵抗を介して前記第１端子に共通接続される第１エミッタ拡散層及び第１ベース拡散層を備える第１バイポーラトランジスタと、
    第２電流調整抵抗を介して前記第２端子に共通接続される第２エミッタ拡散層及び第２ベース拡散層を備える第２バイポーラトランジスタと、
    を具備し、
    前記第１バイポーラトランジスタと前記第２バイポーラトランジスタは、コレクタ領域を介して接続され、
    前記第１電流調整抵抗は、前記第１端子から第１エミッタ拡散層を介して前記コレクタ領域に至る複数の電流経路上のそれぞれに設けられ、
    前記第２電流調整抵抗は、前記第２端子から第１エミッタ拡散層を介して前記コレクタ領域に至る複数の電流経路上のそれぞれに設けられる
    ＥＳＤ保護素子。
  17. 請求項１から１６のいずれか１項に記載のＥＳＤ保護素子において、
    前記バイポーラトランジスタは縦型ＮＰＮバイポーラトランジスタである
    ＥＳＤ保護素子。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8933513B2 (en) 2012-06-18 2015-01-13 Fuji Electric Co., Ltd. Semiconductor device
JP2017152719A (ja) * 2012-05-30 2017-08-31 日本テキサス・インスツルメンツ株式会社 集積回路における双方向ｅｓｄ保護のための装置及び方法
KR20240133029A (ko) 2023-02-28 2024-09-04 주식회사 디비하이텍 Esd 보호 소자 및 그 제조방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5544119B2 (ja) * 2009-07-07 2014-07-09 ルネサスエレクトロニクス株式会社 Ｅｓｄ保護素子
US9502890B2 (en) 2013-05-22 2016-11-22 Freescale Semiconductor, Inc. Protection device and related fabrication methods
US9129806B2 (en) 2013-05-22 2015-09-08 Freescale Semiconductor Inc. Protection device and related fabrication methods
KR101847227B1 (ko) * 2013-05-31 2018-04-10 매그나칩 반도체 유한회사 Esd 트랜지스터
KR101975608B1 (ko) * 2013-06-12 2019-05-08 매그나칩 반도체 유한회사 고전압용 esd 트랜지스터 및 그 정전기 보호 회로
US9543420B2 (en) 2013-07-19 2017-01-10 Nxp Usa, Inc. Protection device and related fabrication methods
FR3009432B1 (fr) 2013-08-05 2016-12-23 Commissariat Energie Atomique Circuit integre sur soi muni d'un dispositif de protection contre les decharges electrostatiques
CN103531439B (zh) * 2013-10-18 2016-03-02 上海华力微电子有限公司 一种降低阱接出电阻的方法
US10483257B2 (en) * 2014-02-18 2019-11-19 Nxp Usa, Inc. Low voltage NPN with low trigger voltage and high snap back voltage for ESD protection
US9153569B1 (en) * 2014-03-21 2015-10-06 Texas Instruments Incorporated Segmented NPN vertical bipolar transistor
US9287255B2 (en) 2014-07-09 2016-03-15 Freescale Semiconductor Inc. ESD protection device and related fabrication methods
CN106298966B (zh) * 2015-05-25 2020-05-12 中芯国际集成电路制造(上海)有限公司 半导体器件及其制备方法和电子装置
EP3324442A1 (en) * 2016-11-21 2018-05-23 Nexperia B.V. Vertical bipolar transistor with integrated collector resistor
US11296075B2 (en) 2018-08-31 2022-04-05 Texas Instruments Incorporated High reliability polysilicon components
US20200203333A1 (en) * 2018-12-21 2020-06-25 Texas Instruments Incorporated Vertical bipolar transistor for esd protection and method for fabricating

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63172454A (ja) * 1987-01-10 1988-07-16 Mitsubishi Electric Corp 半導体集積回路
JPH06125040A (ja) * 1992-09-28 1994-05-06 Xerox Corp オフィス環境レベルの静電放電保護装置
JPH11111727A (ja) * 1997-09-30 1999-04-23 Nissan Motor Co Ltd 半導体装置
JP2000101026A (ja) * 1998-09-18 2000-04-07 Toshiba Corp 半導体装置
JP2007012648A (ja) * 2005-06-28 2007-01-18 Rohm Co Ltd 半導体集積回路装置

Family Cites Families (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3953875A (en) * 1974-01-02 1976-04-27 Motorola, Inc. Capacitor structure and circuit facilitating increased frequency stability of integrated circuits
JPS6068721A (ja) * 1983-09-22 1985-04-19 Fujitsu Ltd Ｅｃｌ回路
US4763184A (en) * 1985-04-30 1988-08-09 Waferscale Integration, Inc. Input circuit for protecting against damage caused by electrostatic discharge
US4864454A (en) * 1988-04-21 1989-09-05 Analog Devices, Incorporated Means for reducing damage to JFETs from electrostatic discharge events
JP3375659B2 (ja) * 1991-03-28 2003-02-10 テキサス インスツルメンツ インコーポレイテツド 静電放電保護回路の形成方法
US5237481A (en) * 1991-05-29 1993-08-17 Ixys Corporation Temperature sensing device for use in a power transistor
FR2690786A1 (fr) * 1992-04-30 1993-10-29 Sgs Thomson Microelectronics Sa Dispositif de protection d'un circuit intégré contre les décharges électrostatiques.
US5477414A (en) * 1993-05-03 1995-12-19 Xilinx, Inc. ESD protection circuit
US20020036326A1 (en) * 1994-08-11 2002-03-28 Harris Corporation Analog-to-digital converter and method of fabrication
US5545909A (en) * 1994-10-19 1996-08-13 Siliconix Incorporated Electrostatic discharge protection device for integrated circuit
JPH08250940A (ja) * 1995-03-15 1996-09-27 Toshiba Corp 半導体装置
JP2822915B2 (ja) * 1995-04-03 1998-11-11 日本電気株式会社 半導体装置
JP3019760B2 (ja) * 1995-11-15 2000-03-13 日本電気株式会社 半導体集積回路装置
US5744842A (en) * 1996-08-15 1998-04-28 Industrial Technology Research Institute Area-efficient VDD-to-VSS ESD protection circuit
US5850095A (en) * 1996-09-24 1998-12-15 Texas Instruments Incorporated ESD protection circuit using zener diode and interdigitated NPN transistor
EP1019964B1 (de) * 1997-09-30 2002-06-05 Infineon Technologies AG Integrierte halbleiterschaltung mit schutzstruktur zum schutz vor elektrostatischer entladung
US6060752A (en) * 1997-12-31 2000-05-09 Siliconix, Incorporated Electrostatic discharge protection circuit
US7327541B1 (en) * 1998-06-19 2008-02-05 National Semiconductor Corporation Operation of dual-directional electrostatic discharge protection device
US6365924B1 (en) * 1998-06-19 2002-04-02 National Semiconductor Corporation Dual direction over-voltage and over-current IC protection device and its cell structure
US6268639B1 (en) * 1999-02-11 2001-07-31 Xilinx, Inc. Electrostatic-discharge protection circuit
US6204715B1 (en) * 1999-02-26 2001-03-20 General Motors Corporation Signal amplifying circuit
TW522583B (en) * 1999-03-18 2003-03-01 Seiko Epson Corp Electronic machine and control method thereof
JP2001127071A (ja) * 1999-08-19 2001-05-11 Hitachi Ltd 半導体装置及びその製造方法
US6512662B1 (en) * 1999-11-30 2003-01-28 Illinois Institute Of Technology Single structure all-direction ESD protection for integrated circuits
JP3450244B2 (ja) * 1999-12-03 2003-09-22 Ｎｅｃエレクトロニクス株式会社 半導体保護装置
US6587320B1 (en) 2000-01-04 2003-07-01 Sarnoff Corporation Apparatus for current ballasting ESD sensitive devices
US6583972B2 (en) * 2000-06-15 2003-06-24 Sarnoff Corporation Multi-finger current ballasting ESD protection circuit and interleaved ballasting for ESD-sensitive circuits
JP4573963B2 (ja) * 2000-08-08 2010-11-04 ルネサスエレクトロニクス株式会社 半導体装置
US6621126B2 (en) * 2000-10-10 2003-09-16 Sarnoff Corporation Multifinger silicon controlled rectifier structure for electrostatic discharge protection
JP2002124580A (ja) * 2000-10-18 2002-04-26 Yamaha Corp 入力保護回路
WO2002037566A2 (en) * 2000-11-06 2002-05-10 Sarnoff Corporation Silicon controlled rectifier electrostatic discharge protection device with external on-chip triggering and compact internal dimensions for fast triggering
US6750517B1 (en) * 2000-11-06 2004-06-15 Taiwan Semiconductor Manufacturing Company Device layout to improve ESD robustness in deep submicron CMOS technology
EP1368875A1 (en) * 2001-03-16 2003-12-10 Sarnoff Corporation Electrostatic discharge protection structures having high holding current for latch-up immunity
JP4569022B2 (ja) * 2001-03-26 2010-10-27 パナソニック株式会社 差動増幅装置
US7005708B2 (en) * 2001-06-14 2006-02-28 Sarnoff Corporation Minimum-dimension, fully-silicided MOS driver and ESD protection design for optimized inter-finger coupling
US6770918B2 (en) * 2001-09-11 2004-08-03 Sarnoff Corporation Electrostatic discharge protection silicon controlled rectifier (ESD-SCR) for silicon germanium technologies
TW519748B (en) * 2001-12-26 2003-02-01 Faraday Tech Corp Semiconductor device with substrate-triggered ESD protection
US7332748B2 (en) * 2002-12-04 2008-02-19 Nec Electronics Corporation Electro-static discharge protection device
JP2005524242A (ja) * 2002-04-29 2005-08-11 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ Ｅｓｄに対し頑強な電力スイッチ、および、その使用方法
TW548824B (en) * 2002-09-16 2003-08-21 Taiwan Semiconductor Mfg Electrostatic discharge protection circuit having high substrate triggering efficiency and the related MOS transistor structure thereof
TW560042B (en) * 2002-09-18 2003-11-01 Vanguard Int Semiconduct Corp ESD protection device
TW575989B (en) * 2002-09-25 2004-02-11 Mediatek Inc NPN Darlington ESD protection circuit
US6768176B1 (en) * 2002-10-09 2004-07-27 Polarfab Llc Electrostatic discharge protection circuit
US7224560B2 (en) * 2003-02-13 2007-05-29 Medtronic, Inc. Destructive electrical transient protection
US20050212051A1 (en) * 2003-04-16 2005-09-29 Sarnoff Corporation Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
US6909149B2 (en) * 2003-04-16 2005-06-21 Sarnoff Corporation Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
JP2005064462A (ja) * 2003-07-28 2005-03-10 Nec Electronics Corp マルチフィンガー型静電気放電保護素子
US7582938B2 (en) * 2003-10-01 2009-09-01 Lsi Corporation I/O and power ESD protection circuits by enhancing substrate-bias in deep-submicron CMOS process
JP2005116695A (ja) * 2003-10-06 2005-04-28 Toshiba Corp 半導体装置
US20050083618A1 (en) * 2003-10-21 2005-04-21 Steinhoff Robert M. ESD protection for integrated circuits
WO2005052997A2 (en) * 2003-11-21 2005-06-09 Wisconsin Alumni Resarch Foundation Solid-state high power device and method
US6946707B2 (en) * 2004-01-28 2005-09-20 International Business Machines Corporation Electrostatic discharge input and power clamp circuit for high cutoff frequency technology radio frequency (RF) applications
US7164566B2 (en) * 2004-03-19 2007-01-16 Freescale Semiconductor, Inc. Electrostatic discharge protection device and method therefore
TWI258838B (en) * 2004-04-23 2006-07-21 Nec Electronics Corp Electrostatic protection device
TWI240403B (en) * 2004-04-29 2005-09-21 Via Tech Inc Electrostatic discharge protection circuit
TWI231033B (en) * 2004-06-04 2005-04-11 Macronix Int Co Ltd ESD protection circuit
JP4854934B2 (ja) * 2004-06-14 2012-01-18 ルネサスエレクトロニクス株式会社 静電気放電保護素子
EP1624570A1 (en) * 2004-08-03 2006-02-08 Freescale Semiconductor Inc. (A Delaware Corp) A semiconductor switch arrangement
JP4942007B2 (ja) * 2004-10-25 2012-05-30 ルネサスエレクトロニクス株式会社 半導体集積回路
KR100679943B1 (ko) * 2004-11-10 2007-02-08 주식회사 하이닉스반도체 낮은 촉발전압에서 동작이 가능한 실리콘제어정류기구조의 정전기방전 보호 회로
US20060187595A1 (en) * 2005-02-22 2006-08-24 International Business Machines Corporation Apparatus and method for controlling leakage current in bipolar esd clamping devices
JP4504850B2 (ja) * 2005-03-17 2010-07-14 パナソニック株式会社 半導体集積回路装置
JP2006269902A (ja) * 2005-03-25 2006-10-05 Oki Electric Ind Co Ltd 半導体集積回路
CN101558498A (zh) * 2005-03-30 2009-10-14 沙诺夫欧洲公司 静电放电保护电路
US7566914B2 (en) * 2005-07-07 2009-07-28 Intersil Americas Inc. Devices with adjustable dual-polarity trigger- and holding-voltage/current for high level of electrostatic discharge protection in sub-micron mixed signal CMOS/BiCMOS integrated circuits
JP4949650B2 (ja) * 2005-07-13 2012-06-13 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US7358572B2 (en) * 2005-09-30 2008-04-15 International Business Machines Corporation Radiation tolerant electrostatic discharge protection networks
US7298008B2 (en) * 2006-01-20 2007-11-20 International Business Machines Corporation Electrostatic discharge protection device and method of fabricating same
JP4519097B2 (ja) * 2006-03-29 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置
TWI295101B (en) * 2006-03-29 2008-03-21 Advanced Analog Technology Inc Low voltage triggering silicon controlled rectifier and circuit thereof
US20070246737A1 (en) * 2006-04-20 2007-10-25 Hung-Yi Chang Electrostatic discharge protection apparatus for integrated circuits
JP5151258B2 (ja) * 2006-06-15 2013-02-27 株式会社リコー 昇圧型ｄｃ−ｄｃコンバータ用の半導体装置及び昇圧型ｄｃ−ｄｃコンバータ
JP5041749B2 (ja) * 2006-07-13 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置
US7656003B2 (en) * 2006-08-25 2010-02-02 Hvvi Semiconductors, Inc Electrical stress protection apparatus and method of manufacture
US7456441B2 (en) * 2006-09-15 2008-11-25 Semiconductor Components Industries, Llc Single well excess current dissipation circuit
US7705404B2 (en) * 2006-12-20 2010-04-27 Amazing Microelectronic Corporation Electrostatic discharge protection device and layout thereof
KR100971431B1 (ko) * 2006-12-29 2010-07-21 주식회사 하이닉스반도체 정전기 보호 장치
KR100835282B1 (ko) * 2007-01-23 2008-06-05 삼성전자주식회사 정전기 방전 보호 장치
DE102007006853B4 (de) * 2007-02-12 2018-05-09 Infineon Technologies Ag ESD-Schutzvorrichtung und elektrische Schaltung mit derselben
JP2008218564A (ja) * 2007-03-01 2008-09-18 Matsushita Electric Ind Co Ltd 半導体装置
US7714356B2 (en) * 2007-10-31 2010-05-11 International Business Machines Corporation Design structure for uniform triggering of multifinger semiconductor devices with tunable trigger voltage
US7826185B2 (en) * 2007-03-28 2010-11-02 International Business Machines Corporation Structure and circuit technique for uniform triggering of multifinger semiconductor devices with tunable trigger voltage
US20080316659A1 (en) * 2007-06-19 2008-12-25 Ismail Hakki Oguzman High voltage esd protection featuring pnp bipolar junction transistor
US20090032906A1 (en) * 2007-07-30 2009-02-05 Infineon Technologies Austria Ag Electro static discharge device and method for manufacturing an electro static discharge device
US7834378B2 (en) * 2007-08-28 2010-11-16 Fairchild Korea Semiconductor Ltd SCR controlled by the power bias
US8804289B2 (en) * 2007-10-17 2014-08-12 Nxp, B.V. Voltage surge protection circuit
JP2009194301A (ja) * 2008-02-18 2009-08-27 Sanyo Electric Co Ltd 半導体装置
US7773356B2 (en) * 2008-03-19 2010-08-10 Fairchild Korea Semiconductor Ltd Stacked SCR with high holding voltage
JP5265951B2 (ja) * 2008-03-27 2013-08-14 ルネサスエレクトロニクス株式会社 保護回路
TWI358813B (en) * 2008-04-21 2012-02-21 Vanguard Int Semiconduct Corp Trig modulation electrostatic discharge (esd) prot
US7633095B1 (en) * 2008-06-17 2009-12-15 Rf Micro Devices, Inc. Integration of high-voltage devices and other devices
US7932582B2 (en) * 2008-06-18 2011-04-26 National Semiconductor Corporation Compact dual direction BJT clamps
US7986502B2 (en) * 2008-07-09 2011-07-26 Sofics Bvba High trigger current silicon controlled rectifier
US7994577B2 (en) * 2008-07-18 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. ESD protection structures on SOI substrates
US7777248B1 (en) * 2008-09-30 2010-08-17 Pmc-Sierra, Inc. Semiconductor device for latch-up prevention
US8379354B2 (en) * 2008-11-12 2013-02-19 United Microelectronics Corp. ESD protection circuitry with multi-finger SCRS
JP2010129893A (ja) * 2008-11-28 2010-06-10 Sony Corp 半導体集積回路
JP2010182727A (ja) * 2009-02-03 2010-08-19 Renesas Electronics Corp 半導体装置
JP5544119B2 (ja) * 2009-07-07 2014-07-09 ルネサスエレクトロニクス株式会社 Ｅｓｄ保護素子
JP5546991B2 (ja) * 2010-08-09 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63172454A (ja) * 1987-01-10 1988-07-16 Mitsubishi Electric Corp 半導体集積回路
JPH06125040A (ja) * 1992-09-28 1994-05-06 Xerox Corp オフィス環境レベルの静電放電保護装置
JPH11111727A (ja) * 1997-09-30 1999-04-23 Nissan Motor Co Ltd 半導体装置
JP2000101026A (ja) * 1998-09-18 2000-04-07 Toshiba Corp 半導体装置
JP2007012648A (ja) * 2005-06-28 2007-01-18 Rohm Co Ltd 半導体集積回路装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017152719A (ja) * 2012-05-30 2017-08-31 日本テキサス・インスツルメンツ株式会社 集積回路における双方向ｅｓｄ保護のための装置及び方法
US8933513B2 (en) 2012-06-18 2015-01-13 Fuji Electric Co., Ltd. Semiconductor device
KR20240133029A (ko) 2023-02-28 2024-09-04 주식회사 디비하이텍 Esd 보호 소자 및 그 제조방법

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