JP3450244B2 - 半導体保護装置 - Google Patents
半導体保護装置Info
- Publication number
- JP3450244B2 JP3450244B2 JP34540199A JP34540199A JP3450244B2 JP 3450244 B2 JP3450244 B2 JP 3450244B2 JP 34540199 A JP34540199 A JP 34540199A JP 34540199 A JP34540199 A JP 34540199A JP 3450244 B2 JP3450244 B2 JP 3450244B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain
- conductivity type
- protection device
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 230000005684 electric field Effects 0.000 claims description 30
- 238000002955 isolation Methods 0.000 claims description 21
- 230000015556 catabolic process Effects 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 6
- 239000012141 concentrate Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000036039 immunity Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 101100311260 Caenorhabditis elegans sti-1 gene Proteins 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、半導体保護装置に
係わり、特に、静電放電(ESD:Electro S
tatic Discharge)による静電破壊に対
する耐量を高くした半導体保護装置に関する。
係わり、特に、静電放電(ESD:Electro S
tatic Discharge)による静電破壊に対
する耐量を高くした半導体保護装置に関する。
【0002】
【従来の技術】図6は、従来のMOSFETにおいて、
静電放電が起こった場合の状態を説明する図である。
静電放電が起こった場合の状態を説明する図である。
【0003】図6において、ドレインに正の電位の静電
気(ESD)が印加された場合、ブレークダウンが起こ
り(図中(a)で示した電流)、次に、バイポーラ動作
が起こる(図中(b)で示した電流)。そして、このバ
イポーラ動作時に、電流は表面付近に集中して流れる。
電流が流れる表面付近の経路は、ドレイン付近に発生し
ている電界の高い部分を通過している為、この部分に、
熱の発生が集中し、これにより、温度が上昇し、温度が
シリコンや配線に使用されている材料の融点に達する
と、素子が破壊されるという問題があった。
気(ESD)が印加された場合、ブレークダウンが起こ
り(図中(a)で示した電流)、次に、バイポーラ動作
が起こる(図中(b)で示した電流)。そして、このバ
イポーラ動作時に、電流は表面付近に集中して流れる。
電流が流れる表面付近の経路は、ドレイン付近に発生し
ている電界の高い部分を通過している為、この部分に、
熱の発生が集中し、これにより、温度が上昇し、温度が
シリコンや配線に使用されている材料の融点に達する
と、素子が破壊されるという問題があった。
【0004】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、静電破壊に対する
耐量を高くした半導体保護装置を提供するものである。
した従来技術の欠点を改良し、特に、静電破壊に対する
耐量を高くした半導体保護装置を提供するものである。
【0005】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【0006】即ち、本発明に係わる半導体保護装置の第
1態様は、第1導電型のウエル内にシャロートレンチア
イソレーション(フィールド酸化膜)を設け、このシャ
ロートレンチアイソレーションを挟むようにして、一方
の側に第2導電型のソース領域を設け、他方の側に第2
導電型のドレイン領域を設け、且つ、前記第1導電型の
ウエル内にウエルコンタクトが設けられ、前記ソース領
域とウエルコンタクトとが接続され、前記ドレイン領域
には、ブレークダウン電流を流す為の湾曲部分を設け、
前記ドレイン領域に正の高電圧が印加された時、前記湾
曲部分に電界を集中させることで、この湾曲部分にブレ
ークダウン電流を流すように構成した半導体保護装置で
あって、 前記ドレイン領域の下側には、前記ドレイン領
域の不純物濃度よりも濃度が薄い第2導電型の電界緩和
領域を形成したことを特徴とするものであり、叉、第2
態様は、前記濃度が薄い第2導電型の電界緩和領域は、
前記シャロートレンチアイソレーションに接するように
形成したことを特徴とするものであり、叉、第3態様
は、前記ソース領域の底部は、前記シャロートレンチア
イソレーションの底部近傍付近迄形成されていることを
特徴とするものであり、叉、第4態様は、前記ソース領
域の底部は、前記シャロートレンチアイソレーションの
底部より深い位置に形成されていることを特徴とするも
のであり、叉、第5態様は、前記湾曲部の上部を覆うよ
うに、ポリシリコンが設けられていることを特徴とする
ものである。
1態様は、第1導電型のウエル内にシャロートレンチア
イソレーション(フィールド酸化膜)を設け、このシャ
ロートレンチアイソレーションを挟むようにして、一方
の側に第2導電型のソース領域を設け、他方の側に第2
導電型のドレイン領域を設け、且つ、前記第1導電型の
ウエル内にウエルコンタクトが設けられ、前記ソース領
域とウエルコンタクトとが接続され、前記ドレイン領域
には、ブレークダウン電流を流す為の湾曲部分を設け、
前記ドレイン領域に正の高電圧が印加された時、前記湾
曲部分に電界を集中させることで、この湾曲部分にブレ
ークダウン電流を流すように構成した半導体保護装置で
あって、 前記ドレイン領域の下側には、前記ドレイン領
域の不純物濃度よりも濃度が薄い第2導電型の電界緩和
領域を形成したことを特徴とするものであり、叉、第2
態様は、前記濃度が薄い第2導電型の電界緩和領域は、
前記シャロートレンチアイソレーションに接するように
形成したことを特徴とするものであり、叉、第3態様
は、前記ソース領域の底部は、前記シャロートレンチア
イソレーションの底部近傍付近迄形成されていることを
特徴とするものであり、叉、第4態様は、前記ソース領
域の底部は、前記シャロートレンチアイソレーションの
底部より深い位置に形成されていることを特徴とするも
のであり、叉、第5態様は、前記湾曲部の上部を覆うよ
うに、ポリシリコンが設けられていることを特徴とする
ものである。
【0007】
【0008】
【発明の実施の形態】本発明に係わる半導体保護装置
は、第1導電型のウエル内にシャロートレンチアイソレ
ーションを設け、このシャロートレンチアイソレーショ
ンを挟むようにして、一方の側に第2導電型のソース領
域を設け、他方の側に第2導電型のドレイン領域を設
け、且つ、前記第1導電型のウエル内にウエルコンタク
トが設けられ、前記ソース領域とウエルコンタクトとが
接続され、前記ドレイン領域には、ブレークダウン電流
を流す為の湾曲部分を設け、前記ドレイン領域に正の高
電圧が印加された時、前記湾曲部分に電界を集中させる
ことで、この湾曲部分にブレークダウン電流を流すよう
に構成したことを特徴とするものである。
は、第1導電型のウエル内にシャロートレンチアイソレ
ーションを設け、このシャロートレンチアイソレーショ
ンを挟むようにして、一方の側に第2導電型のソース領
域を設け、他方の側に第2導電型のドレイン領域を設
け、且つ、前記第1導電型のウエル内にウエルコンタク
トが設けられ、前記ソース領域とウエルコンタクトとが
接続され、前記ドレイン領域には、ブレークダウン電流
を流す為の湾曲部分を設け、前記ドレイン領域に正の高
電圧が印加された時、前記湾曲部分に電界を集中させる
ことで、この湾曲部分にブレークダウン電流を流すよう
に構成したことを特徴とするものである。
【0009】
【実施例】以下に、本発明に係わる半導体保護装置の具
体例を図面を参照しながら詳細に説明する。
体例を図面を参照しながら詳細に説明する。
【0010】(第1の具体例)図1、2(a)は、本発
明に係わる半導体保護装置の第1の具体例の構造を示す
図であって、これらの図には、第1導電型のウエル9内
にシャロートレンチアイソレーション1を設け、このシ
ャロートレンチアイソレーション1を挟むようにして、
一方の側に第2導電型のソース領域4を設け、他方の側
に第2導電型のドレイン領域5を設け、且つ、前記第1
導電型のウエル9内にウエルコンタクト3が設けられ、
前記ソース領域4とウエルコンタクト3とが接続され、
前記ドレイン領域5には、ブレークダウン電流を流す為
の湾曲部分5aを設け、前記ドレイン領域5に正の高電
圧が印加された時、前記湾曲部分5aに電界を集中させ
ることで、この湾曲部分5aにブレークダウン電流20
を流すように構成したことを特徴とする半導体保護装置
が示され、又、前記ドレイン領域5の下側には、前記ド
レイン領域5の不純物濃度よりも濃度が薄い第2導電型
の電界緩和領域11を形成したことを特徴とする半導体
保護装置が示され、又、前記濃度が薄い第2導電型の電
界緩和領域11は、前記シャロートレンチアイソレーシ
ョン1に接するように形成したことを特徴とする半導体
保護装置が示され、又、前記ソース領域4の底部4a
は、前記シャロートレンチアイソレーション1の底部1
a近傍付近迄形成されていることを特徴とする半導体保
護装置が示され、又、前記湾曲部5aの上部を覆うよう
に、ポリシリコン7が設けられていることを特徴とする
半導体保護装置が示されている。
明に係わる半導体保護装置の第1の具体例の構造を示す
図であって、これらの図には、第1導電型のウエル9内
にシャロートレンチアイソレーション1を設け、このシ
ャロートレンチアイソレーション1を挟むようにして、
一方の側に第2導電型のソース領域4を設け、他方の側
に第2導電型のドレイン領域5を設け、且つ、前記第1
導電型のウエル9内にウエルコンタクト3が設けられ、
前記ソース領域4とウエルコンタクト3とが接続され、
前記ドレイン領域5には、ブレークダウン電流を流す為
の湾曲部分5aを設け、前記ドレイン領域5に正の高電
圧が印加された時、前記湾曲部分5aに電界を集中させ
ることで、この湾曲部分5aにブレークダウン電流20
を流すように構成したことを特徴とする半導体保護装置
が示され、又、前記ドレイン領域5の下側には、前記ド
レイン領域5の不純物濃度よりも濃度が薄い第2導電型
の電界緩和領域11を形成したことを特徴とする半導体
保護装置が示され、又、前記濃度が薄い第2導電型の電
界緩和領域11は、前記シャロートレンチアイソレーシ
ョン1に接するように形成したことを特徴とする半導体
保護装置が示され、又、前記ソース領域4の底部4a
は、前記シャロートレンチアイソレーション1の底部1
a近傍付近迄形成されていることを特徴とする半導体保
護装置が示され、又、前記湾曲部5aの上部を覆うよう
に、ポリシリコン7が設けられていることを特徴とする
半導体保護装置が示されている。
【0011】なお、前記ソース領域4の底部4aは、前
記シャロートレンチアイソレーション1の底部1aより
基板表面Sから深い位置に形成されているように構成す
ると、動作速度をより速めることが出来る。
記シャロートレンチアイソレーション1の底部1aより
基板表面Sから深い位置に形成されているように構成す
ると、動作速度をより速めることが出来る。
【0012】以下に、第1の具体例を更に詳細に説明す
る。
る。
【0013】ソース領域(以下、ソースという)4とド
レイン領域5(以下、ドレインという)との間のゲート
酸化膜に当たる部分に、シャロートレンチアイソレーシ
ョン(以下、STIという)1を作っている。ソース4
のPNジャンクション4aは、STIの底1aに近い位
置になっている。また、ドレイン5のソースから離れた
方の部分に、ゲートポリシリコン7を設け、ドレイン5
の高濃度のn+のイオン注入を行う際、このゲートポリ
シリコン7(または、ゲートポリシリコン7及びサイド
ウォール8)をマスクにして、ゲートポリシリコン7の
下には、湾曲部5aを形成する。
レイン領域5(以下、ドレインという)との間のゲート
酸化膜に当たる部分に、シャロートレンチアイソレーシ
ョン(以下、STIという)1を作っている。ソース4
のPNジャンクション4aは、STIの底1aに近い位
置になっている。また、ドレイン5のソースから離れた
方の部分に、ゲートポリシリコン7を設け、ドレイン5
の高濃度のn+のイオン注入を行う際、このゲートポリ
シリコン7(または、ゲートポリシリコン7及びサイド
ウォール8)をマスクにして、ゲートポリシリコン7の
下には、湾曲部5aを形成する。
【0014】なお、このゲートポリシリコンは、本発明
の保護装置と共に形成するMOSFET(図示していな
い)のゲートゲートポリシリコンと同時に形成されるも
のである。このゲートポリシリコン7は、湾曲部を形成
するために設けられたものであるから、この部分をマス
クするものであれば、他の手段を用いてもよい。
の保護装置と共に形成するMOSFET(図示していな
い)のゲートゲートポリシリコンと同時に形成されるも
のである。このゲートポリシリコン7は、湾曲部を形成
するために設けられたものであるから、この部分をマス
クするものであれば、他の手段を用いてもよい。
【0015】このドレイン5のソース4に近い部分に
は、イオン注入等により、不純物濃度がドレイン5より
薄い電界緩和領域11を設け、不純物濃度がなだらかな
プロファイルとなるようにしている。この電界緩和領域
11は、ドレイン5のコンタクトホールを介して行う
か、または、ドレイン5のn+の注入を行った後(また
はその前)に特別にマスクを用いてイオン注入すること
で作成できる。符号3は、ウェルコンタクト、6はシリ
サイド、また、2は層間膜である。
は、イオン注入等により、不純物濃度がドレイン5より
薄い電界緩和領域11を設け、不純物濃度がなだらかな
プロファイルとなるようにしている。この電界緩和領域
11は、ドレイン5のコンタクトホールを介して行う
か、または、ドレイン5のn+の注入を行った後(また
はその前)に特別にマスクを用いてイオン注入すること
で作成できる。符号3は、ウェルコンタクト、6はシリ
サイド、また、2は層間膜である。
【0016】また、図5に示すように、図1のnとpと
の導電型を入れ替えて、p(キャリア)型半導体保護装置
を作成することも容易である。
の導電型を入れ替えて、p(キャリア)型半導体保護装置
を作成することも容易である。
【0017】次に、この半導体保護装置の動作について
説明する。
説明する。
【0018】この具体例では、図2(a)に示す様に、
ソース4とウェルコンタクト3とは配線によりショート
させてグランド(GND)に接続しておく。また、ゲー
トポリシリコン7もGNDにつなげた。
ソース4とウェルコンタクト3とは配線によりショート
させてグランド(GND)に接続しておく。また、ゲー
トポリシリコン7もGNDにつなげた。
【0019】さて、この状態で先ず、静電気の放電によ
り、ドレイン5とグランドとの間に静電気等による正の
高電圧が印加されたときの動作を考える。この時、ドレ
イン5、pウェル9間の電圧は、ドレイン5とpウェル
9とのpnジャンクションに対する逆方向電圧となる。
この為、このpnジャンクションに発生する空乏層内に
は、高い電界が発生する。この場合、発生する電圧は、
特に、ゲートポリシリコン7に近い、ジャンクションが
曲がっている湾曲部分5aに集中する。このため、ブレ
ークダウンが起こる場合も、この部分5aから起こるこ
とになる。ここで、ドレイン5のポリシリコン7に近い
部分のジャンクションを曲げている理由は、電界を集中
させて、ブレークダウン電圧を低くする為である。この
理由は、保護素子の保護動作を、保護される素子の破壊
が起こるより先に、働かせる為である。次に、ブレーク
ダウンが起こることにより、ドレイン5のジャンクショ
ン付近では、電子及びホールのキャリアが大量に発生す
ることになる。
り、ドレイン5とグランドとの間に静電気等による正の
高電圧が印加されたときの動作を考える。この時、ドレ
イン5、pウェル9間の電圧は、ドレイン5とpウェル
9とのpnジャンクションに対する逆方向電圧となる。
この為、このpnジャンクションに発生する空乏層内に
は、高い電界が発生する。この場合、発生する電圧は、
特に、ゲートポリシリコン7に近い、ジャンクションが
曲がっている湾曲部分5aに集中する。このため、ブレ
ークダウンが起こる場合も、この部分5aから起こるこ
とになる。ここで、ドレイン5のポリシリコン7に近い
部分のジャンクションを曲げている理由は、電界を集中
させて、ブレークダウン電圧を低くする為である。この
理由は、保護素子の保護動作を、保護される素子の破壊
が起こるより先に、働かせる為である。次に、ブレーク
ダウンが起こることにより、ドレイン5のジャンクショ
ン付近では、電子及びホールのキャリアが大量に発生す
ることになる。
【0020】ドレイン5のジャンクション付近で発生し
たキャリアの内、電子はドレイン5に印加されている正
の電位にひかれて、ドレイン電極側へ移動し、ホールは
逆にウェルコンタクト3の方へ移動し、結果として、ド
レイン5・ウェルコンタクト3間に電流20が流れる。
ドレイン5・ウェルコンタクト3間に電流が流れると、
ウェルコンタクト3とソース4間に存在する抵抗の為、
ソース4のジャンクション4a付近の電圧が上昇する。
たキャリアの内、電子はドレイン5に印加されている正
の電位にひかれて、ドレイン電極側へ移動し、ホールは
逆にウェルコンタクト3の方へ移動し、結果として、ド
レイン5・ウェルコンタクト3間に電流20が流れる。
ドレイン5・ウェルコンタクト3間に電流が流れると、
ウェルコンタクト3とソース4間に存在する抵抗の為、
ソース4のジャンクション4a付近の電圧が上昇する。
【0021】ソース4のコンタクト(配線)は、ウェル
コンタクト3と接続されており、基準電圧のゼロボルト
になっている為、ソース4のジャンクション4aには、
順方向バイアスがかかることになる。この順方向バイア
スが、順方向電流を流すのに必要な電圧(通常0.7V
程度)を越えると、ソース4のn+領域から、pウェル
9内に電子が注入され、pウェル9内の電子は、ドレイ
ン5の高電位にひかれて電界緩和領域11の付近まで移
動してくる。その後、電子は、電界緩和領域11に入
り、ドレイン5に流れる。その結果、電流40が流れ
る。
コンタクト3と接続されており、基準電圧のゼロボルト
になっている為、ソース4のジャンクション4aには、
順方向バイアスがかかることになる。この順方向バイア
スが、順方向電流を流すのに必要な電圧(通常0.7V
程度)を越えると、ソース4のn+領域から、pウェル
9内に電子が注入され、pウェル9内の電子は、ドレイ
ン5の高電位にひかれて電界緩和領域11の付近まで移
動してくる。その後、電子は、電界緩和領域11に入
り、ドレイン5に流れる。その結果、電流40が流れ
る。
【0022】ここで、電界緩和領域11の役割は、ドレ
イン5から電界緩和領域11のジャンクションにかけて
発生している電界をできるだけ低電界にすることであ
る。その様にすることで、電界緩和領域11からドレイ
ン5に流れ込む電子が長い距離をかけて電力を消費でき
る様にする。このことにより、熱が同じ場所に集中して
発生しないようにしている。
イン5から電界緩和領域11のジャンクションにかけて
発生している電界をできるだけ低電界にすることであ
る。その様にすることで、電界緩和領域11からドレイ
ン5に流れ込む電子が長い距離をかけて電力を消費でき
る様にする。このことにより、熱が同じ場所に集中して
発生しないようにしている。
【0023】ところで、本発明の場合、電界緩和領域1
1が存在しなくても、従来使用されている保護素子に比
べて熱の発生領域は、分散される。これは、従来、保護
素子として使用されているMOSトランジスタの場合、
電流のほとんどが、ゲートポリシリコンの下の電界が一
番大きい場所を流れているのに対して、本発明では、電
界緩和領域11が存在しない場合でも、電流はゲートポ
リシリコンの下の電界が一番高い場所5aを避けてなが
れることによる為である。
1が存在しなくても、従来使用されている保護素子に比
べて熱の発生領域は、分散される。これは、従来、保護
素子として使用されているMOSトランジスタの場合、
電流のほとんどが、ゲートポリシリコンの下の電界が一
番大きい場所を流れているのに対して、本発明では、電
界緩和領域11が存在しない場合でも、電流はゲートポ
リシリコンの下の電界が一番高い場所5aを避けてなが
れることによる為である。
【0024】更にここで、ソース4のジャンクション4
aの位置がSTI1の底1aの位置より低くなっている
ことの役割について述べると、これは、ブレークダウン
により発生している電流20が、ドレイン5からウェル
コンタクト3に向かって流れる時に、できるだけソース
4のジャンクション4aに接した部分を通過させるため
のものである。これは、ソース4のジャンクション4a
のpウェル9側の電位が、できるだけ早く、即ち、ウェ
ルコンタクト3に流れるブレークダウン電流ができるだ
け少ない段階で、ソース4からの電流が発生して欲しい
為である。しかし、ソース4を通常用いられるソース・
ドレインのイオン注入のみで作成する方が、プロセスが
簡単になるため、動作上問題がなければ、特に、図2
(b)のように、ソース4のジャンクション4aを下げ
る為のイオン注入は、付け加えないように構成しても良
い。
aの位置がSTI1の底1aの位置より低くなっている
ことの役割について述べると、これは、ブレークダウン
により発生している電流20が、ドレイン5からウェル
コンタクト3に向かって流れる時に、できるだけソース
4のジャンクション4aに接した部分を通過させるため
のものである。これは、ソース4のジャンクション4a
のpウェル9側の電位が、できるだけ早く、即ち、ウェ
ルコンタクト3に流れるブレークダウン電流ができるだ
け少ない段階で、ソース4からの電流が発生して欲しい
為である。しかし、ソース4を通常用いられるソース・
ドレインのイオン注入のみで作成する方が、プロセスが
簡単になるため、動作上問題がなければ、特に、図2
(b)のように、ソース4のジャンクション4aを下げ
る為のイオン注入は、付け加えないように構成しても良
い。
【0025】このように、本発明の半導体保護装置の保
護方法は、第1導電型のウエル内にシャロートレンチア
イソレーションを設け、このシャロートレンチアイソレ
ーションを挟むようにして、一方の側に第2導電型のソ
ース領域を設け、他方の側に第2導電型のドレイン領域
を設け、且つ、前記第1導電型のウエル内にウエルコン
タクトが設けられ、前記ソース領域とウエルコンタクト
とが接続され、前記ドレイン領域には、ブレークダウン
電流を流す為の湾曲部分を設け、前記ドレイン領域に正
の高電圧が印加された時、前記湾曲部分に電界を集中さ
せることで、この部分にブレークダウン電流を流すよう
に構成した半導体保護装置の保護方法であって、前記ド
レイン領域に正の高電圧が印加された時、前記湾曲部と
前記ウエルコンタクト間にブレークダウン電流を流す第
1の工程と、前記ブレークダウン電流により、前記ソー
ス・ウエルコンタクト間の電圧が上昇し、第1導電型の
ウエルと前記ソース領域とがオン状態になる第2の工程
と、前記第1導電型のウエルと前記ソース領域とがオン
状態になることで、前記ソース領域の電子又は正孔が前
記ドレイン領域に引き寄せられ、ソース・ドレイン間に
電流が流れる第3の工程と、を少なくとも含むことを特
徴とするものである。
護方法は、第1導電型のウエル内にシャロートレンチア
イソレーションを設け、このシャロートレンチアイソレ
ーションを挟むようにして、一方の側に第2導電型のソ
ース領域を設け、他方の側に第2導電型のドレイン領域
を設け、且つ、前記第1導電型のウエル内にウエルコン
タクトが設けられ、前記ソース領域とウエルコンタクト
とが接続され、前記ドレイン領域には、ブレークダウン
電流を流す為の湾曲部分を設け、前記ドレイン領域に正
の高電圧が印加された時、前記湾曲部分に電界を集中さ
せることで、この部分にブレークダウン電流を流すよう
に構成した半導体保護装置の保護方法であって、前記ド
レイン領域に正の高電圧が印加された時、前記湾曲部と
前記ウエルコンタクト間にブレークダウン電流を流す第
1の工程と、前記ブレークダウン電流により、前記ソー
ス・ウエルコンタクト間の電圧が上昇し、第1導電型の
ウエルと前記ソース領域とがオン状態になる第2の工程
と、前記第1導電型のウエルと前記ソース領域とがオン
状態になることで、前記ソース領域の電子又は正孔が前
記ドレイン領域に引き寄せられ、ソース・ドレイン間に
電流が流れる第3の工程と、を少なくとも含むことを特
徴とするものである。
【0026】(第2の具体例)図3、4は、本発明の第
2の具体例の構造を示す図である。
2の具体例の構造を示す図である。
【0027】図3は、第1の具体例の電界緩和領域の部
分を取り除いている。また、ソース4の部分をドレイン
5の部分の同様に、イオン注入で作成して、ジャンクシ
ョンを浅くしている。第1の具体例で説明したように、
これらの変更は、静電破壊に対する耐量としては、不利
になるが、しかし、製造するプロセスとしては、工程が
通常のMOSと同じになり、第1の具体例よりも製造の
手間が少なくて済む為、コストの点で有利になる。ま
た、ESD耐量については、従来使用されているMOS
構造のものと比較すると、図4に示す様に、バイポーラ
動作による電流40が、ドレインがゲートポリシリコン
で区切られている電界の高い湾曲部分を通らず、電界の
小さい部分を通る為、ESDに対する耐量が高くなる。
分を取り除いている。また、ソース4の部分をドレイン
5の部分の同様に、イオン注入で作成して、ジャンクシ
ョンを浅くしている。第1の具体例で説明したように、
これらの変更は、静電破壊に対する耐量としては、不利
になるが、しかし、製造するプロセスとしては、工程が
通常のMOSと同じになり、第1の具体例よりも製造の
手間が少なくて済む為、コストの点で有利になる。ま
た、ESD耐量については、従来使用されているMOS
構造のものと比較すると、図4に示す様に、バイポーラ
動作による電流40が、ドレインがゲートポリシリコン
で区切られている電界の高い湾曲部分を通らず、電界の
小さい部分を通る為、ESDに対する耐量が高くなる。
【0028】
【発明の効果】本発明に係わる半導体保護装置は、従来
の保護素子と比較して、電界の弱い部分に電流が流れる
様に構成しているため、静電破壊に対する耐量が高くな
る。
の保護素子と比較して、電界の弱い部分に電流が流れる
様に構成しているため、静電破壊に対する耐量が高くな
る。
【図1】本発明に係わる半導体保護装置の第1の具体例
の断面図である。
の断面図である。
【図2】第1の具体例の動作を説明する図である。
【図3】第2の具体例の断面図である。
【図4】第2の具体例の動作を説明する図である。
【図5】導電型を変更した断面図である。
【図6】従来の問題を説明するMOSFETの図であ
る。
る。
1 フィールド酸化膜(シャロートレンチアイソレーシ
ョン) 1a フィールド酸化膜の底部 2 層間膜 3 ウェルコンタクト 4 ソース 4a ソース領域の底部(ジャンクション部) 5 ドレイン 5a 湾曲部 6 シリサイド 7 ゲートポリシリコン 8 サイドウォール 9 pウェル
ョン) 1a フィールド酸化膜の底部 2 層間膜 3 ウェルコンタクト 4 ソース 4a ソース領域の底部(ジャンクション部) 5 ドレイン 5a 湾曲部 6 シリサイド 7 ゲートポリシリコン 8 サイドウォール 9 pウェル
Claims (5)
- 【請求項1】 第1導電型のウエル内にシャロートレン
チアイソレーションを設け、このシャロートレンチアイ
ソレーションを挟むようにして、一方の側に第2導電型
のソース領域を設け、他方の側に第2導電型のドレイン
領域を設け、且つ、前記第1導電型のウエル内にウエル
コンタクトが設けられ、前記ソース領域とウエルコンタ
クトとが接続され、前記ドレイン領域には、ブレークダ
ウン電流を流す為の湾曲部分を設け、前記ドレイン領域
に正の高電圧が印加された時、前記湾曲部分に電界を集
中させることで、この湾曲部分にブレークダウン電流を
流すように構成した半導体保護装置であって、 前記ドレイン領域の下側には、前記ドレイン領域の不純
物濃度よりも濃度が薄い第2導電型の電界緩和領域を形
成した ことを特徴とする半導体保護装置。 - 【請求項2】 前記濃度が薄い第2導電型の電界緩和領
域は、前記シャロートレンチアイソレーションに接する
ように形成したことを特徴とする請求項1記載の半導体
保護装置。 - 【請求項3】 前記ソース領域の底部は、前記シャロー
トレンチアイソレーションの底部近傍付近迄形成されて
いることを特徴とする請求項1又は2に記載の半導体保
護装置。 - 【請求項4】 前記ソース領域の底部は、前記シャロー
トレンチアイソレーションの底部より深い位置に形成さ
れていることを特徴とする請求項1又は2に記載の半導
体保護装置。 - 【請求項5】 前記湾曲部の上部を覆うように、ポリシ
リコンが設けられていることを特徴とする請求項1乃至
4の何れかに記載の半導体保護装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34540199A JP3450244B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体保護装置 |
US09/726,313 US6429490B2 (en) | 1999-12-03 | 2000-12-01 | Protection device and protection method for semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34540199A JP3450244B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体保護装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001168321A JP2001168321A (ja) | 2001-06-22 |
JP3450244B2 true JP3450244B2 (ja) | 2003-09-22 |
Family
ID=18376352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34540199A Expired - Fee Related JP3450244B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体保護装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6429490B2 (ja) |
JP (1) | JP3450244B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004296883A (ja) * | 2003-03-27 | 2004-10-21 | Sharp Corp | 半導体装置とその製造方法 |
KR100672681B1 (ko) * | 2005-12-28 | 2007-01-24 | 동부일렉트로닉스 주식회사 | 바이폴라 트랜지스터의 제조방법 |
JP5595751B2 (ja) * | 2009-03-11 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | Esd保護素子 |
JP5544119B2 (ja) * | 2009-07-07 | 2014-07-09 | ルネサスエレクトロニクス株式会社 | Esd保護素子 |
WO2020172834A1 (en) | 2019-02-28 | 2020-09-03 | Yangtze Memory Technologies Co., Ltd. | High-voltage semiconductor device with increased breakdown voltage and manufacturing method thereof |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4470062A (en) * | 1979-08-31 | 1984-09-04 | Hitachi, Ltd. | Semiconductor device having isolation regions |
JPH0797627B2 (ja) * | 1987-12-21 | 1995-10-18 | 株式会社日立製作所 | 半導体装置 |
US5504362A (en) * | 1992-12-22 | 1996-04-02 | International Business Machines Corporation | Electrostatic discharge protection device |
TW289153B (ja) * | 1994-09-26 | 1996-10-21 | Ibm | |
US5731941A (en) * | 1995-09-08 | 1998-03-24 | International Business Machines Corporation | Electrostatic discharge suppression circuit employing trench capacitor |
JPH1070266A (ja) * | 1996-08-26 | 1998-03-10 | Nec Corp | 半導体装置およびその製造方法 |
JP3625623B2 (ja) | 1997-08-29 | 2005-03-02 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置 |
-
1999
- 1999-12-03 JP JP34540199A patent/JP3450244B2/ja not_active Expired - Fee Related
-
2000
- 2000-12-01 US US09/726,313 patent/US6429490B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20010002717A1 (en) | 2001-06-07 |
US6429490B2 (en) | 2002-08-06 |
JP2001168321A (ja) | 2001-06-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7791148B2 (en) | Semiconductor device | |
TWI415223B (zh) | Semiconductor device and manufacturing method thereof | |
JPH0982814A (ja) | 半導体集積回路装置及びその製造方法 | |
JP2001168206A (ja) | 半導体装置およびその製造方法 | |
KR0166101B1 (ko) | 정전방전 보호회로의 트랜지스터 및 그 제조방법 | |
US20050263843A1 (en) | Semiconductor device and fabrication method therefor | |
KR101051684B1 (ko) | 정전기 방전 보호소자 및 그 제조방법 | |
JP2002324847A (ja) | 半導体装置およびその製造方法 | |
JP3450244B2 (ja) | 半導体保護装置 | |
US5221635A (en) | Method of making a field-effect transistor | |
KR20010029988A (ko) | 반도체 장치 | |
WO2017081916A1 (ja) | 電界効果トランジスタ、および半導体装置 | |
JP2000114266A (ja) | 高耐圧ダイオードとその製造方法 | |
JP3123489B2 (ja) | 半導体集積回路における静電保護回路及びその製造方法 | |
US5962898A (en) | Field-effect transistor | |
JPS6110268A (ja) | 相補型mos半導体装置の製造方法 | |
JP2004281843A (ja) | 静電気放電保護素子およびこれを備える半導体集積回路装置 | |
JP2001196466A (ja) | 静電保護用mos型ダイオードと入出力保護回路 | |
JP2001102461A (ja) | 入力保護回路 | |
JP2009141071A (ja) | 静電気保護用半導体素子 | |
JP2549679B2 (ja) | 半導体装置のパッド構造 | |
JP4174836B2 (ja) | 半導体装置 | |
KR19980030445A (ko) | 정전기 방지 장치 | |
JP2002334991A (ja) | 半導体装置 | |
KR20240139996A (ko) | 반도체 장치 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |