KR100192591B1 - 반도체 메모리 장치의 리페어회로의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 40
- 239000002184 metal Substances 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims abstract description 5
- 230000001681 protective effect Effects 0.000 claims abstract description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 4
- 230000000694 effects Effects 0.000 claims abstract description 4
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000005520 cutting process Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 239000007795 chemical reaction product Substances 0.000 abstract description 2
- 238000001312 dry etching Methods 0.000 abstract description 2
- 238000002161 passivation Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000009834 vaporization Methods 0.000 abstract 1
- 230000008016 vaporization Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 13
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30608—Anisotropic liquid etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
본 발명은 반도체 기판상에 소거가능한 퓨즈를 가지고, 상기 퓨즈 소거에 의하여 페어된 셀 어레이의 공급전원을 차단하여 리던던시 셀로 대체하기 위한 반도체 메모리 장치의 리페어회로의 제조방법에 관한 것으로, 상기 반도체 기판 상부와 퓨즈 전면에 제 1절연막과 제 2절연막을 차례로 형성하고 상기 퓨즈와 일정거리 이격된 상기 제 2절연막 상부에 메탈을 도포하고 패턴닝하여 제 1메탈을 형성하고, 그 제 1메탈 전면과 제 2절연막 상부에 제 1비아콘택홀을 가지는 제 3절연막을 형성하고, 상기 제 1비아콘택홀에 메탈을 도포하고 패턴닝하여 제 2메탈을 형성하는 제 1과정과, 상기 제 2메탈 전면 및 제 3절연막 상부에 제 4절연막을 형성하고, 밀집된 패턴 부위와의 식각단차로 인한 로딩효과를 최소화하기 위하여, 단일 마스크로서 상기 제 2메탈의 일부표면을 노출시키는 제 2비아콘택홀 형성과 동시에 상기 퓨즈 상에 대응하는 상기 제 4절연막 및 제 3절연막의 표면일부까지를 식각하여 준 소거용 개구부를 형성하는 제 2과정과, 상기 제 2비아콘택홀에 메탈을 도포 및 패턴닝하여 제 3메탈을 형성하고, 그 제 3메탈 전면과 제 4절연막 및 노출된 제 3절연막 전면에 제 5절연막과 보호막을 차례로 형성하고 상기 퓨즈 상에 대응하는 상기 보호막, 제 5절연막, 제 3절연막과 제 2절연막의 표면일부까지를 식각하여 소거용 개구부를 형성하고 이와 동시에 상기 제 3메탈의 표면을 노출시키기 위하여 상기 보호막과 제 5절연막을 부분식각하는 제 3과정으로 이루어지며, 따라서, 퓨즈상의 절연막을 식각시 패턴이 밀집된 부위와 퓨즈상단에서 처럼 덜 밀집된 부위와의 건식식각에 있어서 플라즈마 상태의 에천트와 에치될 부위의 반응 생성물의 증기압이 상기 밀집된 부위에서 현저히 떨어져 발생하는 로딩현상을 최소화할 수 있으며 이에 따라 그 식각단차도 줄일 수 있고 또한, 준 소거용 개구부를 단일 마스크를 이용하여 제 2비아콘택홀 형성시 부수적으로 형성함으로서 동일한 식각깊이를 유지하므로서 식각시 밀집된 패턴의 과도한 식각을 방지할 수 있다. 이로서 퓨즈상의 제 2절연막(BPSG막)의 균일성도 유지할 수 있는 효과가 있다.
Description
본 발명은 반도체 메모리 장치에 있어서, 반도체 기판상에 소거가능한 퓨즈를 가지고, 상기 퓨즈 소거에 의하여 페어된 셀 어레이의 공급전원을 차단하여 리던던시 셀로 대체하기 위한 반도체 메모리 장치의 리페어회로의 제조방법에 관한 것이다. 통상적으로, 반도체 직접회로의 밀도는 계속적으로 증가되고 있으며, 칩의 사이즈 또한 계속적으로 감소하고 있는 추세다. 이에 따라 칩 상에 존재하는 회로가 패일 없이 동작하는 것이 어렵게 되었다. 특히, 퓨즈부를 가지는 반도체 집적회로는 이러한 문제를 극복하기 위하여 발전되어 왔다. 손상된 회로나 비트부분은 퓨즈부의 해당 퓨즈절단으로 제거되어진다. 이어, 리던던시 회로나 비트가 부가되어 상기 제거되어진 손상된 회로나 비트를 보상하여 준다. 이러한 퓨즈의 절단방법은 레이저에 의한 절단 및 전기적 신호에 의한 절단등이 있다. 흔히 사용되는 레이저 퓨즈의 경우 레이저를 사용하여 물리적으로 노출된 퓨즈를 절단하는 것으로 퓨즈 면적이 작고 신뢰성이 양호한 반면 패키지 조립 이전의 상태, 즉 웨이퍼 상태에서만 절단이 가능하며 수선시 레이저 장비를 사용해야만 하는 단점이 있다, 상기의 기술은 렁에게 특허된 미합중국 특허번호 U.S.Pat. No 4,605,872호에 자세히 게재되어 있다. 한편, 퓨즈부의 퓨즈상에 형성된 절연층의 두께가 균일하지 않기 때문에 상기 레이저에 의한 정확하고 안정된 컷팅동작이 수행되지 않는다. 이는 칩의 가장자리 또는 웨이퍼의 스크라이브 라인으로 부터 거리가 멀어질수록 로딩효과의 차이에 따라 식각량에 차이가 발생하여 상기 절연층의 두께가 균일하지 못하다는 것에 있다. 또한, 퓨즈상의 절연층의 두께가 두꺼워 질수록 그의 차이가 심각히 발생한다.
따라서, 본 발명의 목적은 추가의 마스크공정 없이 퓨즈상부의 식각단차와 밀집된 패턴부위의 식각단차를 최소화시키기 위한 반도체 메모리 장치의 리페어회로의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 퓨즈상부에 형성된 절연층을 균일하게 하여 레이저에 의한 안정된 컷팅동작을 보장하기 위한 반도체 메모리 장치의 리페어회로의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 식각시 발생하는 로딩현상을 최소화시키기 위한 반도체 메모리 장치의 리페어회로의 제조방법을 제공함에 있다.
도 1 부터 도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 리페어회로의 제조방법을 순차적으로 보인 도면.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
도 1 부터 도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 리페어회로의 제조방법을 순차적으로 보인 도면이다. 도 1 부터 도 3을 참조하자면, 동일한 반도체 기판 2상에 소거가능한 퓨즈 4를 통상의 방법으로 형성한다. 즉, 상기 퓨즈 4는 폴리실리콘 상부에 텅스텐, 몰리브덴, 탄탈륨과 같은 메탈을 증착하고 약 600℃이상의 온도로 열처리 하여 형성한 폴리사이드 이거나 또는 폴리실리콘 상부에 텅스텐, 몰리브덴, 탄탈륨과 같은 메탈을 실리사이드화한 실리사이드를 데포한 폴리사이드이다. 상기 반도체 기판 2상부와 퓨즈 4 전면(全面)에 제 1절연막 6과 제 2절연막 8을 차례로 형성한다. 이때, 상기 제 1절연막은 HTO막으로 제 2절연막은 BPSG막으로 이용한다. 이에, 상기 퓨즈 4와 일정거리 이격된 상기 제 2절연막 8 상부에 메탈을 도포하고 패턴닝하여 제 1메탈 12을 형성한다. 그 제 1메탈 12 전면과 제 2절연막 8 상부에 제 1비아콘택홀 14을 가지는 제 3절연막 10을 형성한다. 상기 제 1비아콘택홀 14에 메탈을 도포하고 패턴닝하여 제 2메탈 16을 형성한다. 상기 제 2메탈 16전면 및 제 3절연막 10상부에 제 4절연막 18을 형성하고 밀집된 패턴 부위와의 식각단차로 인한 로딩효과를 최소화하기 위하여, 단일 마스크로서 상기 제 2메탈 16의 일부표면을 노출시키는 제 2비아콘택홀 17형성과 동시에 상기 퓨즈 4상에 대응하는 상기 제 4절연막 18 또는 제 4절연막 18 및 제 3절연막 10의 표면일부까지를 식각하여 준 소거용 개구부 22를 형성하고 포토레지스트를 제거한다. 상기 제 2비아콘택홀 17에 메탈을 도포 및 패턴닝하여 제 3메탈 19를 형성하고, 그 제 3메탈 19전면과 제 4절연막 18및 노출된 제 3절연막 10전면에 제 5절연막 24와 보호막 26을 차례로 형성한다. 상기 퓨즈 4상에 대응하는 상기 보호막 26, 제 5절연막 24, 제 3절연막 10과 제 2절연막 8의 표면일부까지를 식각하여 소거용 개구부 30를 형성하고 이와 동시에 즉, 단일마스크로서 상기 제 3메탈 19의 표면을 노출시키기 위하여 상기 보호막 26과 제 5절연막 24을 부분식각한다.
따라서, 상기한 바와 같은 본 발명을 따르면, 퓨즈상의 절연막을 식각시 패턴이 밀집된 부위와 퓨즈상단에서 처럼 덜 밀집된 부위와의 건식식각에 있어서 플라즈마 상태의 에천트와 에치될 부위의 반응 생성물의 증기압이 상기 밀집된 부위에서 현저히 떨어져 발생하는 로딩현상을 최소화할 수 있으며 이에 따라 그 식각단차도 줄일 수 있다. 또한, 준 소거용 개구부 22를 단일 마스크를 이용하여 제 2비아콘택홀 17형성시 부수적으로 형성함으로서 동일한 식각깊이를 유지하므로서 식각시 밀집된 패턴의 과도한 식각을 방지할 수 있다. 이로서 퓨즈상의 제 2절연막(BPSG막)의 균일성도 유지할 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (2)
- 반도체 기판상에 소거가능한 퓨즈를 가지고, 상기 퓨즈 소거에 의하여 페어된 셀 어레이의 공급전원을 차단하여 리던던시 셀로 대체하기 위한 반도체 메모리 장치의 리페어회로의 제조방법에 있어서:상기 반도체 기판 상부와 퓨즈 전면에 제 1절연막과 제 2절연막을 차례로 형성하고 상기 퓨즈와 일정거리 이격된 상기 제 2절연막 상부에 메탈을 도포하고 패턴닝하여 제 1메탈을 형성하고, 그 제 1메탈 전면과 제 2절연막 상부에 제 1비아콘택홀을 가지는 제 3절연막을 형성하고, 상기 제 1비아콘택홀에 메탈을 도포하고 패턴닝하여 제 2메탈을 형성하는 제 1과정과;상기 제 2메탈 전면 및 제 3절연막 상부에 제 4절연막을 형성하고, 밀집된 패턴 부위와의 식각단차로 인한 로딩효과를 최소화하기 위하여, 단일 마스크로서 상기 제 2메탈의 일부표면을 노출시키는 제 2비아콘택홀 형성과 동시에 상기 퓨즈 상에 대응하는 상기 제 4절연막 또는 제 4절연막 및 제 3절연막의 표면일부까지를 식각하여 준 소거용 개구부를 형성하는 제 2과정과;상기 제 2비아콘택홀에 메탈을 도포 및 패턴닝하여 제 3메탈을 형성하고, 그 제 3메탈 전면과 제 4절연막 및 노출된 제 3절연막 전면에 제 5절연막과 보호막을 차례로 형성하고 상기 퓨즈 상에 대응하는 상기 보호막, 제 5절연막, 제 3절연막과 제 2절연막의 표면일부까지를 식각하여 소거용 개구부를 형성하고 이와동시에 단일마스크로서 상기 제 3메탈의 표면을 노출시키기 위하여 상기 보호막과 제 5절연막을 부분식각하는 제 3과정으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 리페어회로의 제조방법.
- 제 1항에 있어서; 상기 제 1절연막과 제 2절연막은,각각 HTO, BPSG로 이루어짐을 특징으로 하는 반도체 메모리 장치의 리페어회로의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960034909A KR100192591B1 (ko) | 1996-08-22 | 1996-08-22 | 반도체 메모리 장치의 리페어회로의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960034909A KR100192591B1 (ko) | 1996-08-22 | 1996-08-22 | 반도체 메모리 장치의 리페어회로의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980015540A KR19980015540A (ko) | 1998-05-25 |
| KR100192591B1 true KR100192591B1 (ko) | 1999-06-15 |
Family
ID=19470421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960034909A KR100192591B1 (ko) | 1996-08-22 | 1996-08-22 | 반도체 메모리 장치의 리페어회로의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100192591B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463047B1 (ko) * | 2002-03-11 | 2004-12-23 | 삼성전자주식회사 | 반도체 장치의 퓨즈 박스 및 그 제조방법 |
| KR100943486B1 (ko) | 2002-12-31 | 2010-02-22 | 동부일렉트로닉스 주식회사 | 반도체소자의 패드 및 퓨즈 형성방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121074A (en) * | 1998-11-05 | 2000-09-19 | Siemens Aktiengesellschaft | Fuse layout for improved fuse blow process window |
| KR100532977B1 (ko) * | 1998-12-31 | 2006-05-12 | 주식회사 하이닉스반도체 | 반도체 메모리의 퓨즈부 제조방법_ |
-
1996
- 1996-08-22 KR KR1019960034909A patent/KR100192591B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463047B1 (ko) * | 2002-03-11 | 2004-12-23 | 삼성전자주식회사 | 반도체 장치의 퓨즈 박스 및 그 제조방법 |
| KR100943486B1 (ko) | 2002-12-31 | 2010-02-22 | 동부일렉트로닉스 주식회사 | 반도체소자의 패드 및 퓨즈 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980015540A (ko) | 1998-05-25 |
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