KR20000003231A - 반도체 장치의 퓨즈박스 형성 방법 - Google Patents
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Abstract
본 발명은 퓨즈(fuse) 상에 잔류하는 절연막 두께의 편차를 줄일 수 있는 퓨즈박스(fuse box) 형성 방법에 관한 것으로, 퓨즈 상의 절연막 사이에 식각정지층을 삽입시켜 식각 대상막의 두께를 감소시키고, 식각 속도를 조절함으로써 퓨즈 상에 잔류하는 절연막 두께의 편차를 감소시키는 방법이다. 이에 의해, 반도체 장치의 리페어(repair) 수율을 향상시킬 수 있다.
Description
본 발명은 반도체 장치 제조 분야에 관한 것으로, 퓨즈(fuse) 상에 잔류하는 절연막 두께의 편차를 줄일 수 있는 퓨즈박스(fuse box) 형성 방법에 관한 것이다.
일반적으로, 반도체 장치 제조를 위한 설계시 수율을 증가시키기 위한 목적으로, 결함있는 소자 또는 회로를 대체하기 위하여 여분의 회로를 메모리 설계시 부가한다. 여분의 회로는 메모리 어레이(memory array)에 인접하여 형성되는 예비의 로 및 칼럼(row and column)으로 이루어지며, 불량 메모리 단위가 발생하면 불량 회로를 구성하는 로 및 칼럼이 예비의 로 및 칼럼으로 대체된다. 불량 메모리의 대체는 메모리 소자에 형성된 퓨즈(fuse)를 선택적으로 끊음(blowing)으로써 이루어진다. 대체로 퓨즈는 폴리실리콘막으로 형성되며, 과도한 전류를 흘리거나 레이저 빔을 조사하여 퓨즈를 끊는다.
도1a 및 도1b는 종래기술에 따른 반도체 장치의 퓨즈박스 형성 공정 단면도이다.
도1a는 반도체 기판(10) 상에 형성된 제1 절연막(11) 상에 폴리실리콘막으로 퓨즈(fuse)(12)를 형성한 후, 제2 절연막(13) 및 보호막(passivation layer)(14)을 형성하고, 보호막(14) 상에 감광막 패턴(20)을 형성한 상태를 보이고 있다.
도1b는 감광막 패턴(20)을 식각마스크로 보호막(14) 및 제2 절연막(13)을 식각하여, 레이저(laser)로 블로잉(blowing)을 용이하게 할 수 있도록 퓨즈(12) 상에 수백 내지 수천 Å 두께의 제2 절연막(13)을 잔류시킨 것을 나타내고 있다.
이후에 퓨즈 블로잉을 용이하게 하기 위해서 퓨즈(12) 상에 잔류하는 제2 절연막(13) 두께(d)의 편차를 ±1000 Å 이하가 되도록 조절하는 것이 필요하다. 그러나, 퓨즈(12) 상에 형성되는 제2 절연막(13) 및 보호막(14)의 총 두께는 소자에 따라 20000 Å 내지 30000 Å에 달하는데, 그와 같은 두께를 한 번에 식각하는 공정에서는 식각시 절연막의 재증착과 식각 균일도(uniformity) 문제 때문에, 퓨즈(12) 상에 잔류하는 제2 절연막 두께의 편차를 ±1000 Å 이하가 되도록 조절하는 것이 용이하지 않다. 그 예로써, 제2 절연막(13) 및 보호막(14)의 총 두께가 30000 Å일 때, 식각 균일도가 5 % 이면, 퓨즈(12) 상에 잔류하는 제2 절연막(13) 두께의 편차는 ±1500 Å이 된다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 퓨즈 상에 잔류하는 절연막의 두께 편차를 보다 줄일 수 있는 반도체 장치의 퓨즈박스 형성 방법을 제공하는데 그 목적이 있다.
도1a 및 도1b 종래 기술에 따른 반도체 장치의 퓨즈박스 형성 공정 단면도
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈박스 형성 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
10: 반도체 기판 11, 13: 산화막
12: 퓨즈 14: 보호막
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 절연막 상에 퓨즈를 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 제1 절연막, 식각정지막 및 제2 절연막을 형성하는 제2 단계; 상기 제2 절연막을 선택적으로 식각하여 상기 식각정지막을 노출시키는 제3 단계; 및 상기 식각정지막 및 제1 절연막의 일부를 선택적으로 제거하여 상기 퓨즈 상에 제1 절연막의 일부를 잔류시키는 제4 단계를 포함하는 반도체 장치의 퓨즈박스 형성 방법을 제공한다.
본 발명은 퓨즈 상의 절연막 사이에 식각정지층을 삽입시켜 식각 대상막의 두께를 감소시키고, 식각 속도를 조절함으로써 퓨즈 상에 잔류하는 절연막 두께의 편차를 감소시키는 방법이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈박스 형성 공정 단면도이다.
도2a는 반도체 기판(30) 상에 형성된 절연막(31) 상에 폴리실리콘막으로 퓨즈(fuse)(32)를 형성한 후, 제1 산화막(33), 폴리실리콘막(34), 제2 산화막(35) 및 보호막(36)을 차례로 형성한 상태를 보이고 있다.
상기 폴리실리콘막(34)은 이후의 상기 제2 산화막(35) 식각 공정에서 식각정지층으로 역할한다. 상기 폴리실리콘막(34)을 대신하여 실리사이드(silicide)를 형성할 수도 있다. DRAM의 경우에는 상기 퓨즈(32)를 트랜지스터의 게이트 전극 형성 단계에서 형성하고, 상기 폴리실리콘막(34)을 비트라인, 캐패시터의 하부전극 또는 캐패시터의 상부전극 형성 단계에서 형성하고, SRAM 또는 플래시 메모리(flash memory) 소자 제조 공정의 경우에는 퓨즈(12) 형성과 보호막(13) 형성 중간에 증착되는 임의의 폴리실리콘막으로 상기 식각정지막을 형성할 수 있다.
도2b는 상기 보호막(36) 상에 감광막 패턴(40)을 형성하고, 감광막 패턴(40)을 식각마스크로 상기 폴리실리콘막(34)이 노출될 때까지 보호막(36) 및 제2 산화막(35)을 선택적으로 식각한 것을 보이고 있다. 이때, 폴리실리콘막(34)에 대한 제2 산화막(35)의 식각선택비(SA)가 큰 조건으로 식각을 실시하여 제2 산화막(35) 식각시 폴리실리콘막(34)에서 식각이 정지되도록 함으로써 비균일 문제를 해결한다. 또한, 상기 폴리실리콘막(34) 상에 제2 산화막(35)이 남는 것을 방지하기 위하여 과도식각을 실시한다.
상기 제2 산화막(35) 식각이 완료된 시점에서 실제적으로는 식각선택비(SA)의 한계로 인하여 폴리실리콘막(34)의 손상이 발생하며, 이때 남아있는 폴리실리콘막(34) 두께의 편차(t1)는 폴리실리콘막(34) 상에 남아있는 산화막의 두께(h), 비균일도(U) 및 식각선택비(SA)에 대해 다음의 수학식1과 같은 관계에 있다.
도2c는 상기 Cl2또는 CF4가스 중 적어도 어느 하나가 포함된 가스의 플라즈마로 폴리실리콘막(34)을 식각하여 제1 산화막(33)을 노출시킨 상태를 보이고 있다. 이때, 폴리실리콘막(34)에 대한 제1 산화막(33)의 식각선택비(SB)가 작은 조건으로 폴리실리콘막(34)을 식각한다. 상기 식각가스로 CF4및 O2의 혼합가스를 사용하기도 한다.
상기 폴리실리콘막(34) 제거된 시점에서 잔류하는 제1 산화막(33) 두께의 편차(t2)는 식각된 폴리실리콘막 두께의 편차(t1) 및 식각선택비(SB)에 대해 다음의 수학식2와 같은 관계에 있다.
도2d는 상기 제1 산화막(34)의 일부를 선택적으로 제거하여 퓨즈(32) 상에 제1 산화막(35)을 500 Å 내지 5000 Å 두께로 잔류시킨 것을 나타내고 있다.
상기 수학식1 및 수학식2로부터 제1 산화막(32) 식각 후 잔류하는 제1 산화막(32) 두께의 편차(t2)는의 값에 비례함을 알 수 있다. 따라서, 폴리실리콘막(34)에 대한 제2 산화막(35)의 식각선택비(SA)는 크게하고, 폴리실리콘막(34)에 대한 제1 산화막(33)의 식각선택비(SB)는 작게한다.
상기 폴리실리콘막(34) 제거 단계와 제1 산화막(33) 식각 단계는 폴리실리콘막: 산화막의 식각비를 1:1로하여 연속적으로 실시될 수도 있으며, 상기 모든 식각 공정은 동일 챔버(chamber)에서 진행된다.
다음의 표1은 제2 산화막 식각, 폴리실리콘막 식각 및 제1 산화막 식각을 각각 실시할 경우 각 단계에서 산화막과 폴리실리콘막의 상대적인 식각률을 비교하여 나타낸 것이다.
다음의 표2는 제2 산화막 식각을 실시하고 폴리실리콘막 및 제1 산화막을 연속적으로 식각할 경우 각 단계에서 산화막과 폴리실리콘막의 상대적인 식각률을 비교하여 나타낸 것이다.
전술한 바와 같이 이루어지는 본 발명은 퓨즈 상의 절연막 사이에 식각정지막을 삽입하여, 식각정지막 상의 절연막 부분은 이후에 퓨즈 상에 잔류하게될 절연막 두께의 편차에 영향을 미치지 않도록 하고, 식각정지막 하부의 절연막을 식각하는 과정만이 절연막 두께의 편차에 영향을 주도록 한다. 즉, 식각정지막을 삽입하여 종래에 한 번에 실시하던 식각 공정을 두 번 이상 실시함으로써 각 식각단계에서 식각대상의 두께를 감소시켜, 절연막의 재증착 정도를 줄이고 식각 불균일에 의해 발생하는 문제를 해결할 수 있어 식각 후 잔류되는 절연막 두께의 편차를 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 퓨즈 상에 잔류하여 리페어 식각시 식각되는 절연막 두께의 편차를 감소시킴으로써 리페어 수율을 향상시킬 수 있다.
Claims (11)
- 반도체 장치의 퓨즈박스(fuse box) 형성 방법에 있어서,반도체 기판 상에 형성된 절연막 상에 퓨즈를 형성하는 제1 단계;상기 제1 단계가 완료된 전체 구조 상에 제1 절연막, 식각정지막 및 제2 절연막을 형성하는 제2 단계;상기 제2 절연막을 선택적으로 식각하여 상기 식각정지막을 노출시키는 제3 단계; 및상기 식각정지막 및 제1 절연막의 일부를 선택적으로 제거하여 상기 퓨즈 상에 제1 절연막의 일부를 잔류시키는 제4 단계를 포함하는 반도체 장치의 퓨즈박스 형성 방법.
- 제 1 항에 있어서,상기 제4 단계는,상기 제1 절연막이 노출될 때까지 식각정지막을 식각하는 제5 단계; 및상기 제1 절연막의 일부를 선택적으로 제거하는 제6 단계를 포함하는 것을 특징으로 하는 반도체 장치의 퓨즈박스 형성 방법.
- 제 2 항에 있어서,상기 제3 단계에서,상기 식각정지막에 대한 상기 제2 절연막의 식각율이 상대적으로 큰 식각조건에서 상기 제2 절연막을 식각하는 것을 특징으로 하는 반도체 장치의 퓨즈박스 형성 방법.
- 제 2 항에 있어서,상기 제5 단계에서,상기 식각정지막에 대한 상기 제1 절연막의 식각율이 상대적으로 작은 식각조건에서 상기 식각정지막을 식각하는 것을 특징으로 하는 반도체 장치의 퓨즈박스 형성 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 제1 절연막 및 제2 절연막은 산화막으로 형성되고,상기 식각정지막은 폴리실리콘막 또는 실리사이드로 형성되는 것을 특징으로 하는 반도체 장치의 퓨즈박스 형성 방법.
- 제 5 항에 있어서,상기 제5 단계는Cl2또는 CF4가스 중 적어도 어느 하나가 포함된 가스의 플라즈마로 상기 폴리실리콘막을 식각하는 것을 특징으로 하는 반도체 장치의 퓨즈박스 형성 방법.
- 제 6 항에 있어서,상기 CF4가스에 O2가스를 더 첨가하는 것을 특징으로 하는 반도체 장치의 퓨즈박스 형성 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 퓨즈 상에 잔류하는 상기 제1 절연막의 두께는 500 Å 내지 5000 Å인 것을 특징으로 하는 반도체 장치의 퓨즈박스 형성 방법.
- 제 5 항에 있어서,상기 제4 단계에서,상기 식각정지막 및 상기 제1 절연막의 식각비를 실질적으로 1:1로하여 상기 식각정지막 및 상기 제1 절연막을 연속적으로 식각하는 것을 특징으로 하는 반도체 장치의 퓨즈박스 형성 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 제3 단계 및 상기 제4 단계는 동일 챔버(chamber)에서 실시되는 것을 특징으로 하는 반도체 장치의 퓨즈박스 형성 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 제3 단계에서,상기 식각정지막 상에 상기 제2 절연막이 잔류하는 것을 방지하기 위하여 과도식각을 실시하는 것을 특징으로 하는 반도체 장치의 퓨즈박스 형성 방법.
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| KR100542943B1 (ko) * | 1998-12-30 | 2006-05-09 | 주식회사 하이닉스반도체 | 반도체 소자의 리페어 식각 방법 |
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