KR100300860B1 - 반도체 소자의 알루미늄 금속배선 형성 방법 - Google Patents
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Abstract
본 발명은 공정이 보다 단순하면서도 플라즈마 유도에 의한 하부층의 손상을 효과적으로 방지할 수 있는 반도체 소자의 Al 금속배선 형성 방법에 관한 것으로, 반도체 소자의 금속배선으로 이용되고 있는 Al 합금층 하부에 형성되는 TiN 확산방지막을 Al 합금층에 대한 식각정지층으로 활용함으로써 Al 합금층이 전기적으로 연결되어 있는 상태에서 Al 합금층의 과도 식각을 완료한 후, 식각정지층으로 이용된 TiN을 상대적으로 짧은 시간 동안 과도식각함으로써 파울러-노드하임 터널링에 의한 하부 절연물질의 손상과 하부층의 손실을 최소화할 수 있는 방법이다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로서 특히, Al 금속배선 형성 방법에 관한 것이다.
반도체 소자 제조 공정에 이용되는 건식식각 공정은 식각대상층(etch target layer)에 대한 주식각 단계(main etch step)와 하부층(sub layer)이 드러나기 시작하는 시점(end of process)부터 적용되는 과도식각 단계(over etch step)로 구성된다.
첨부된 도면 도1은 주식각 단계 및 과도식각 단계를 설명하기 위한 공정 단면도로서, 기판(도시하지 않음) 상에 하부층(11) 및 식각대상층(12)을 형성하고 식각대상층(12) 상에 식각마스크인 감광막 패턴(PR)을 형성한 상태를 보이고 있다. 주식각 단계가 완료되면 식각종료점인 하부층(11)이 드러나기 시작하고 이후 과도식각이 진행되면 하부층(11)의 손상이 발생한다. 도면부호 'A'는 과도식각이 완료된 상태의 프로파일을 나타내고, 'B'는 과도식각에 의한 하부층(11)의 손상정도를 나타낸다.
주식각 공정의 불균일성과 패턴 밀도(pattern density) 차이에 의한 로딩효과(loading effect), 하부단차, 식각대상층 조성의 불균일성 등에 의해 주식각 단계가 완료된 시점에서 하부층 상에 부분적으로 식각 잔여물이 남게 된다.
도2는 주식각 단계가 완료된 상태를 보이는 공정 단면도로서, 감광막 패턴(PR)을 식각마스크로 이용하여 식각대상층의 주식각이 진행되어 패턴(12A)이 형성되고 주식각 단계에서 하부층(11) 상에 통상의 식각 잔여물(R1), 로딩효과에 의해 발생한 식각잔여물(R2), 단차에 의해 발생한 식각잔여물(R3) 및 조성의 불균일성에 의한 식각잔여물(R4)을 보이고 있다. 도면부호 'S1'은 주식각 단계 이전의 식각대상층(12) 표면을 나타내고, 'S2'는 주식각 단계 이전의 하부층(11) 표면을 나타낸다.
과도식각은 이와 같이 형성된 식각잔여물을 제거하기 위하여 실시된다. 과도식각 단계는 주식각 단계의 공정 시간을 기준으로 통상 30 % 내지 100 % 범위에서 추가 식각공정 형식으로 진행된다.
주식각 단계의 식각 타겟인 식각대상층의 두께에 비례하여 주식각 단계 후 잔존하는 식각잔여물의 두께도 증가하므로 이에 따라 과도식각 공정 시간도 증가하게 된다.
도3은 식각대상층의 두께에 따른 과도식각 대상의 변화를 보이는 공정 단면도로서, 패턴(32) 형성을 위한 주식각 단계가 완료되었을 때 얇은 식각대상층의 경우(A) 보다 상대적으로 두꺼운 식각대상층의 경우(B) 하부층(31) 상에 과도식각 대상(33)인 잔여물이 보다 두껍게 잔류하게 됨을 보이고 있다.
잔여물을 확실하게 제거할 목적으로 진행되는 과도식각은 어느 정도의 하부층 손실을 감수하며 과도하게 진행되는데, 과도식각 초기부터 노출되어 있는 하부층은 보다 심하게 손상을 받게 된다.
도4는 과도식각에 따른 하부층의 손상 정도를 보이는 단면도로서, 과도식각 초기부터 노출되어 있던 하부층 부분의 손실 정도(C)가 식각잔여물 등으로 덮여있던 하부층 부분의 손실 정도(D) 보다 큰 것을 보인다. 도면부호 'S3'는 식각 이전의 하부층 표면을 나타낸다.
이러한 하부층의 손실은 하부층 상하 구조의 절연 특성을 저하시키므로, 하부층의 손실을 최소화하기 위하여 하부층에 대한 선택비가 높은 공정 조건으로 과도식각을 실시하기 위하여 주식각 공정과 별도의 공정 조건을 설정한다.
금속배선 형성을 위한 식각 공정의 경우 플라즈마에 노출되는 식각대상 표면(etch target surface)과 식각이 진행되면서 드러나는 식각단면(side wall)에는 플라즈마 내의 전하 입자들이 축적되는 현상이 발생하며, 불균일한 전하 축전 분포는 전계를 형성한다.
도5a 및 도5b는 각각 금속배선 형성을 위한 주식각 과정 및 과도식각 과정을 보이는 공정 단면도로서, 도5a는 필드산화막(51) 및 트랜지스터 형성이 완료된 반도체 기판(50) 상에 층간절연막(55)을 형성하고, 층간절연막(55)을 선택적으로 식각하여 트랜지스터의 게이트 전극(53)을 노출시키는 콘택홀(56)을 형성하고, 콘택홀(56) 내부 및 층간절연막(55) 상에 식각대상층인 금속막(57)을 형성하고, 금속막(57) 상에 감광막 패턴(PR)을 형성한 다음 플라즈마를 이용하여 주식각 공정을 실시한 상태를 보이고, 도5b는 주식각 공정이 완료되어 층간절연막(55)이 노출된 상태에서 과도식각을 실시하는 단계를 보이고 있다. 도면부호 '52'는 게이트 산화막, '54'는 스페이서 산화막을 각각 나타낸다.
도5a에 도시한 바와 같이 주식각 과정 중에는 식각대상층인 금속막(57)이 이웃하는 패턴들과 연결되어 있는 상태이므로 플라즈마 유도 전하전류(plasma induced charge current)가 하부층 아래의 트랜지스터 구조에 영향을 주지 않는다.
그러나 주식각 단계가 완료되어 도5b와 같이 식각대상층인 금속막(57)이 패턴별로 구분된 상태에서 시작되는 과도식각 공정에서는 전위차에 의해 하부 기판을 공통 전극으로 하는 파울러 노드하임 터널링(Fowler-Nordheim tunneling) 현상으로 층간절연막(57) 아래의 트랜지스터 구조에 손상을 주게된다.
이러한 플라즈마 유도에 따른 손상은 과도식각 공정의 시간과 비례하여 증가한다.
한편, 반도체 소자의 금속배선으로 널리 이용되고 있는 Al 합금층의 식각 공정은 도6a 및 도6b와 같이 구성된다. 도6a는 필드산화막(61) 및 트랜지스터 형성이 완료된 반도체 기판(60) 상에 층간절연막(65)을 형성하고, 층간절연막(65)을 선택적으로 식각하여 트랜지스터의 게이트 전극(63)을 노출시키는 콘택홀을 형성하고, 콘택홀 내부 및 층간절연막(65) 상에 Ti 접착층(66), TiN 확산방지막(67) 및 Al 합금층(68)을 차례로 형성하고, Al 합금층(68) 상에 감광막 패턴(PR)을 형성한 상태를 보이고, 도6b는 주식각 공정 및 과도식각이 완료되어 층간절연막(65)이 노출된상태를 보이고 있다. 도면부호 '62'는 게이트 산화막, '64'는 스페이서 산화막을 각각 나타낸다.
Ti 접착층(68)은 Al 합금층(68)과 그 하부 층간절연막(65) 사이에는 접착 특성 향상을 위하여 형성하고, TiN 확산방지막층(69)은 Al 합금층으로부터 하부층으로 물질이 확산되는 것을 방지하기 위하여 형성한다.
식각을 위해 Al 합금층(68) 상에 식각마스크를 이룰 감광막 패턴(PR)을 형성한 다음에는, Al 합금층(58), TiN 확산방지막(67), Ti 접착층(66)에 대한 주식각과 과도식각 공정이 진행된다. 이때, 식각 공정 조건은 Al 합금층과 Ti, TiN에 대한 식각 속도의 차이가 가능한 작은 쪽으로 선정되어지며, 과도 식각의 공정시간은 Al 합금층과 Ti, TiN의 전체 두께를 기준으로 10 % 내지 20 %의 범위 내에서 결정된다. 이러한 과도식각 공정 시간은 Al 합금층의 두께에 비례하고 과도 시각 공정 중에 상술한 바와 같이, 플라즈마 유도에 따른 반도체 소자의 손상도 증가하게 된다.
이러한, 플라즈마 유도에 따른 반도체 소자의 손상을 방지하기 위하여 W막을 식각정지층으로 이용하는 종래 기술을 도7a 내지 도7c를 참조하여 설명한다.
먼저, 도7a에 도시한 바와 같이 필드산화막(71) 및 트랜지스터 형성이 완료된 반도체 기판(70) 상에 층간절연막(75)을 형성하고, 층간절연막(75)을 선택적으로 식각하여 트랜지스터의 게이트 전극(73)을 노출시키는 콘택홀을 형성하고, 콘택홀 내부 및 층간절연막(75) 상에 Ti 접착층(76), TiN 확산방지막(77), W 식각정지층(78) 및 Al 합금층(79)을 차례로 형성하고, Al 합금층(79) 상에 감광막 패턴(PR)을 형성한다.
다음으로, 도7b에 도시한 바와 같이 Al 합금층(79)을 주식각 및 과도식각하여 W 식각정지층(78)을 노출시킨다.
이어서, 도7c에 도시한 바와 같이 W 식각정지층(78), TiN 확산방지막(77) 및 Ti 접착층(76)을 차례로 주식각 및 과도식각한다.
전술한 도7a 내지 도7c의 W 식각정지층을 이용한 저손상 식각 공정 기술은 텅스텐 식각정지층 증착 및 열처리 공정이 요구되어 반도체 소자 제조 공정이 복잡해질 뿐만 아니라, Al의 식각과 W의 식각 공정 온도의 차이로 인하여 안정적인 공정을 진행하기 위해서는 각각의 식각 공정에 대하여 개별적인 장비가 요구되는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 공정이 보다 단순하면서도 플라즈마 유도에 의한 하부층의 손상을 효과적으로 방지할 수 있는 반도체 소자의 Al 금속배선 형성 방법을 제공하는데 그 목적이 있다.
도1은 주식각 단계 및 과도식각 단계를 설명하기 위한 공정 단면도,
도2는 주식각 단계가 완료된 상태를 보이는 공정 단면도,
도3은 식각대상층의 두께에 따른 과도식각 대상의 변화를 보이는 공정 단면도,
도4는 과도식각에 따른 하부층의 손상 정도를 보이는 단면도,
도5a 및 도5b는 각각 금속배선 형성을 위한 주식각 과정 및 과도식각 과정을 보이는 공정 단면도,
도6a 및 도6b는 종래 기술에 따른 Al 금속배선 형성 공정 단면도,
도7a 내지 도7c는 종래의 W 식각정지층을 이용한 Al 금속배선 형성 공정 단면도,
도8a 및 도8b는 본 발명의 일실시예에 따른 Al 금속배선 형성 공정 단면도,
도9는 본 발명의 다른 실시예에 따른 Al 금속배선 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
85: 층간절연막 86: TiN 확산방지막
87: Al 합금층
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제1 단계; 제1 단계가 완료된 전체 구조 상에 TiN 확산방지막 및 Al막을 차례로 형성하는 제2 단계; 상기 Al막 상에 금속배선을 정의하는 식각마스크를 형성하는 제3 단계; 상기 식각마스크로 덮이지 않은 상기 Al막을 상기 TiN 확산방지막이 노출될 때까지 플라즈마 식각하여, 이웃하는 상기 Al막 금속배선이 상기 TiN 확산방지막을 통하여 전기적으로 연결되도록 하는 제4 단계; 상기 식각마스크로 덮이지 않은 상기 TiN막을 플라즈마 식각하여 제거하는 제5 단계; 및 상기 식각마스크를 제거하는 제6 단계를 포함하는 반도체 소자의 Al 금속배선 형성 방법을 제공한다.
본 발명은 반도체 소자의 금속배선으로 이용되고 있는 Al 합금층 하부에 형성되는 TiN 확산방지막을 Al 합금층에 대한 식각정지층으로 활용함으로써 Al 합금층이 전기적으로 연결되어 있는 상태에서 Al 합금층의 과도식각을 완료한 후, 식각정지층으로 이용된 TiN을 상대적으로 짧은 시간 동안 과도식각함으로써 파울러-노드하임 터널링에 의한 하부 절연물질의 손상과 하부층의 손실을 최소화할 수 있는 방법이다.
본 발명의 일실시예에 따른 금속배선 형성 방법을 도8a 및 도8b를 참조하여 보다 상세하게 설명한다.
먼저, 도8a는 필드산화막(81) 및 트랜지스터 형성이 완료된 반도체 기판(80) 상에 층간절연막(85)을 형성하고, 층간절연막(85)을 선택적으로 식각하여 트랜지스터의 게이트 전극(83)을 노출시키는 콘택홀을 형성하고, 콘택홀 내부 및 층간절연막(85) 상에 TiN 확산방지막(86) 및 Al 합금층(Al 막)(87)을 차례로 형성하고, Al합금층(87) 상에 감광막 패턴(PR)을 형성한 다음, 감광막 패턴(PR)을 식각마스크로 이용하여 Al 합금층(87)을 플라즈마로 주식각 및 과도식각한다. 미설명 도면부호 '82'는 게이트 산화막, '84'는 산화막 스페이서를 각각 나타낸다.
Al 합금층(87) 식각공정은 하부 TiN에 대한 고선택비 특성을 갖도록 구성한다. TiN에 대한 낮은 이온충돌(ion bombard) 효과와 Al 합금층의 높은 화학적 반응을 위한 낮은 바이어스 파워, 높은 소스 파워, 높은 염소 가스 유량, 낮은 압력 조건으로 구성된다. 과도식각 공정은 주식각 공정 시간의 1% 내지 300 % 시간동안 50 W 내지 3000 W의 소스 전력과 10 W 내지 500 W의 바이어스 전력 바이어스 전력을 인가하고, 0.1 mTorr 내지 100 mTorr 압력에서 염소 가스를 전체 가스비의 1% 내지 99%로 주입한 조건으로 실시한다.
이러한 TiN에 대한 고선택비 특성 조건에서 Al 합금층이 식각되는 동안 금속 배선들이 식각정지층으로서 역할을 하는 TiN에 의하여 전기적으로 연결되어 있으므로 플라즈마 유도에 의한 손상은 억제된다.
다음으로, 도8b에 도시한 바와 같이 감광막 패턴(PR)으로 덮이지 않은 TiN 확산방지막(86)을 주식각 및 과도식각하여 층간절연막(85)을 노출시킨다. 이때, TiN 확산방지막(86) 과도식각은 주식각 공정 시간의 1% 내지 300 % 시간동안 실시한다.
이후, 감광막 패턴(PR)을 제거한다.
도9는 본 발명의 다른 실시예에 따른 Al 금속 배선 형성 공정 단면도로서,전술한 본 발명의 일실시예에서, 식각 과정동안 감광막 패턴(PR)의 손실에 따라 원하지 않는 식각이 발생하는 문제점을 해결하기 위하여 Al 합금층(86) 상에 1 Å 내지 10000 Å 두께의 하드마스크(hard mask)층을 형성한 상태를 보이고 있다.
이와 같이 하드마스크를 형성함으로써 감광막 패턴이 손실되더라도 원하는 식각 형상(profile)을 얻을 수 있다.
전술한 본 발명의 일실시예 및 다른 실시예에서 층간절연막(85)과 TiN 확산방지막(86) 사이에 접착성 향상을 위한 접착층을 형성할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 반도체 소자의 금속 배선 식각 공정에서 발생하는 플라즈마 유도에 의한 손상과 하부층 손실을 최소화할 수 있다. 종래 Al 함금층의 확산방지막으로 이용되고 있는 TiN막을 Al막의 식각정지층으로 활용함으로써 파울러 노드하임 터널링에 의한 하부 절연물질의 손상과 하부층의 손실을 감소시킬 수 있다. 또한, 본 발명은 종래 W 식각정지층을 이용한 Al 금속배선 형성 공정과 비교할 때, W 식각정지층의 증착 공정을 생략할 수 있으므로 식각장비의 추가없이 종래 Al 합금층 식각 장비만으로 안정적인 저손상 식각 공정의 수행이 가능하다.
Claims (4)
- 반도체 소자의 Al 금속배선 형성 방법에 있어서,반도체 기판 상에 형성된 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제1 단계;제1 단계가 완료된 전체 구조 상에 TiN 확산방지막 및 Al막을 차례로 형성하는 제2 단계;상기 Al막 상에 금속배선을 정의하는 식각마스크를 형성하는 제3 단계;상기 식각마스크로 덮이지 않은 상기 Al막을 상기 TiN 확산방지막이 노출될 때까지 플라즈마 식각하여, 이웃하는 상기 Al막 금속배선이 상기 TiN 확산방지막을 통하여 전기적으로 연결되도록 하는 제4 단계;상기 식각마스크로 덮이지 않은 상기 TiN막을 플라즈마 식각하여 제거하는 제5 단계; 및상기 식각마스크를 제거하는 제6 단계를 포함하는 반도체 소자의 Al 금속배선 형성 방법.
- 제 1 항에 있어서,상기 Al막을,Al 합금층으로 형성하는 것을 특징으로 하는 반도체 소자의 Al 금속배선 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제4 단계는,상기 Al막을 주식각하는 단계; 및상기 주식각 시간의 1% 내지 300 % 시간동안 50 W 내지 3000 W의 소스 전력과 10 W 내지 500 W의 바이어스 전력 바이어스 전력을 인가하고, 0.1 mTorr 내지 100 mTorr 압력에서 염소 가스를 전체 가스비의 1% 내지 99%로 주입한 조건으로 과도식각을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 Al 금속 배선 형성 방법.
- 제 3 항에 있어서,상기 식각마스크는,상기 Al막 상에 형성된 하드마스크 및 상기 하드마스크 상에 형성된 감광막 패턴으로 이루어지는 것을 특징으로 하는 반도체 소자의 Al 금속 배선 형성 방법.
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|---|---|
| KR20010004357A KR20010004357A (ko) | 2001-01-15 |
| KR100300860B1 true KR100300860B1 (ko) | 2001-11-01 |
Family
ID=19596455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990024987A KR100300860B1 (ko) | 1999-06-28 | 1999-06-28 | 반도체 소자의 알루미늄 금속배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100300860B1 (ko) |
-
1999
- 1999-06-28 KR KR1019990024987A patent/KR100300860B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010004357A (ko) | 2001-01-15 |
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