KR100387761B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
본 발명은 반도체 기판상에 장벽층, 금속층, ARC층이 순차적으로 적층된 구조를 포함하는 반도체 소자의 금속 배선 형성 방법에 있어서, 장벽층, 금속층과 500 내지 1000Å 두께의 ARC층이 포함된 하부 도전막 패턴을 형성하고, 하부 도전막 패턴상에 절연막을 형성하는 제 1 단계와; 하부 도전막 패턴의 ARC층 일부가 100 내지 300Å 두께로 노출되도록 절연막을 식각하여 콘택트 홀(a contact hole)을 형성하는 제 2 단계와; 습식 세정에 의해 절연막 식각 과정에서 발생되는 콘택트 홀 주변의 폴리머(a polymer)성 불순물을 제거하는 제 3 단계와; 콘택트 홀의 표면 및 절연막을 마스크 없이 건식 식각(dry etch) 처리하고, 건식 식각 과정에서 발생되는 콘택트 홀 표면의 플라즈마 데미지(a plasma damage) 및 폴리머성 불순물을 제거하는 제 4 단계와; 콘택트 홀을 통하여 하부 도전막 패턴과 접촉하는 도전막 패턴을 형성하는 제 5 단계로 이루어진다. 따라서, 본 발명은 안정적인 공정을 확보할 수 있어서 생산성을 높이는 효과가 있을 뿐만 아니라, 장시간의 습식 세정 공정을 피할 수 있어 작업 시간을 최소화할 수 있으며, 70도 이상 고온의 솔벤트 사용을 피할 수 있어서 화재의 위험을 감소시키는 효과가 있다. 또한, 본 발명은 금속 상부의 ARC(TiN/Ti, 혹은 TiN)막을 두껍게 사용하므로 금속 마스킹 재작업시 건식 방식의 애슁 처리가 가능하고, 미세한 크랙 현상을 없애는 효과가 있다. 본 발명은 금속 마스킹 재작업 처리를 수행하더라도 금속 마이크로 브릿지 등의 불량을 감소시키는 효과가 있으며, 금속과 금속간의 접촉 저항을 감소시켜 제품의 신뢰성을 높이는 효과가 있다.
Description
본 발명은 반도체 소자의 금속 배선 형성 기술에 관한 것으로, 특히, 반도체콘택트 식각 공정에서 ARC(Anti Reflective Coating)층으로 사용되는 TiN층 상부까지 식각 노출시키는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 금속 배선 형성 공정에서 콘택트 식각 공정은, 상부 도전층과 하부 도전층과의 연결을 위해 절연층에서 소정 부분 노출시키는 과정이 포함된다.
도 1a 내지 도 1d는 이러한 종래의 반도체 소자의 금속 배선 형성 공정 순서를 설명하기 위한 단면도이다.
도 1a를 참조하면, 도시 생략된 반도체 기판상에 Ti/TiN 장벽층(100), Al/Cu 금속막(102)을 각각 형성하고, 그 상부에 금속막(102)의 반사를 방지하기 위하여 Ti/TiN막으로 ARC막(104)을 형성한다. 그런 다음, 리소 마스크(Litho mask)로 ARC막(104)과 금속막(102), 장벽층(100)을 패터닝하여 하부 도전막 패턴을 형성하고, 기판 전면에 층간 절연막(106)을 형성한다.
도 1b를 참조하면, 하부 도전막 패턴의 일부가 노출되도록 층간 절연막(106)을 식각하여 콘택트 홀을 형성한다. 이에 따라 식각시 하부 도전막 패턴의 ARC막(104)이 제거된다.
도 1c를 참조하면, 레지스트 막(108)을 제거하고, 습식 세정, 예컨대, 솔벤트(solvent) 습식 세정하여 콘택트 홀 주변의 폴리머(polymer)를 제거한다.
도 1d를 참조하면, 이러한 콘택트 홀을 통하여 하부 도전막 패턴과 접촉하는 상부 도전막 패턴(110)이 형성됨을 알 수 있다.
도 1a 내지 도 1d에서 알 수 있는 바와 같이, 종래의 반도체 소자 금속 배선 형성 공정은, 알루미늄 도전막 패턴이 형성된 반도체 기판 상에 절연막을 형성하고, 이 절연막의 소정 부분을 식각하는 과정을 포함한다.
이때, 절연막을 식각하는 경우, 도 1b에 도시한 바와 같이, 식각 가스에 의한 폴리머(polymer)가 하부 알루미늄 표면 내부로 침투되는데, 이러한 폴리머는 상부 도전층과의 콘택트 저항을 상승시켜 제품의 품질과 신뢰성에 치명적인 문제를 발생시킬 소지가 있었다.
즉, 종래의 금속 배선 공정에서는 절연막의 과도한 식각으로 인해 알루미늄의 스퍼터링(sputtering)을 초래하고, 이러한 스퍼터링은 홀 측벽에 크라운 현상을 야기시켜 후속하는 습식 세정 공정을 과도하게 요구한다는 문제가 있었다. 특히, 습식 세정에 사용되는 솔벤트(solvent)는 높은 온도에서 화재 발생의 소지가 있는 바, 70℃이상의 온도 사용은 현실적으로 불가능하며, 역으로, 낮은 온도에서 장시간 습식 세정하는 경우에는 시간 및 운용면에서 매우 비효율적이고 비합리적이라는 문제가 제기되었다. 즉, 완전히 제거되지 않은 폴리머로 인해 콘택트 저항에 관련한 문제가 여전히 잔존하며, 충분하지 못한 식각은 제품으로써의 제기능을 수행하지 못하는 문제가 있었다.
또한, 충분한 식각과 충분한 습식 세정 처리에 의해 공정이 완료된 경우라도, 건식 식각시 하부 도전층 상부에 침투된 불순물은 육안으로 확인이 용이하지 않다는 문제가 있었다.
특히, 알루미늄이 노출될 경우에는 알루미늄과 플로라인이 상호 반응하여 증발성 물질이 아닌 ALF3으로 인해 더욱 심각한 문제를 야기할 수도 있을 것이다. 알루미늄까지 식각하기 위해 ARC막층을 얇게 침착하는 경우, 마스크 작업의 반복이요구되게 되는 경우에, 이러한 마스크 재작업은 크랙(crack)을 발생시켜 화학 물질의 침투를 용이하게 하는 바, 알루미늄을 쉽게 부식시키고 마이크로 브릿지(micro bridge) 불량을 야기할 수도 있다는 문제가 제기되었다.
따라서, 본 발명은 상술한 문제들을 해결하기 위해 안출한 것으로, 반도체 콘택트 에치 공정에서 하부 도전층과의 연결을 위하여 ARC막으로 사용되는 Ti/TiN층 상부 소정 위치까지 식각하고, 가스를 사용하여 콘택트 에칭시 형성된 하부 도전층 상부 표면상의 오염 물질을 제거함으로써, 상/하부의 콘택트 저항을 감소시키도록 한 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 장벽층, 금속층, ARC층이 순차적으로 적층된 구조를 포함하는 반도체 소자의 금속 배선 형성 방법에 있어서, 장벽층, 금속층과 500 내지 1000Å 두께의 ARC층이 포함된 하부 도전막 패턴을 형성하고, 하부 도전막 패턴상에 절연막을 형성하는 제 1 단계와; 하부 도전막 패턴의 ARC층 일부가 100 내지 300Å 두께로 노출되도록 절연막을 식각하여 콘택트 홀(a contact hole)을 형성하는 제 2 단계와; O2가스를 사용하여 레지스트를 제거하는 것과 습식 세정에 의해 절연막 식각 과정에서 발생되는 콘택트 홀 주변의 폴리머(a polymer)성 불순물을 제거하는 제 3 단계와; 콘택트 홀의 표면 및 절연막을 마스크 없이 건식 식각(dry etch) 처리하고, 건식 식각 과정에서 발생되는 콘택트 홀 표면의 플라즈마 데미지(a plasma damage) 및 폴리머성 불순물을 제거하는 제 4 단계와; 콘택트 홀을 통하여 하부 도전막 패턴과 접촉하는 도전막 패턴을 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법을 제공한다.
도 1a 내지 도 1d는 종래의 반도체 소자의 금속 배선 형성 공정 순서를 나타낸 단면도,
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 공정 순서를 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : Ti/TiN 장벽층
102 : 알루미늄 금속층
104 : Ti/TiN ARC층
106 : 산화층
108 : 레지스트 마스크
110 : 상부 전도층
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
설명에 앞서, 본 발명은 알루미늄 금속층상에 기설정 두께의 ARC층(Ti/TiN)을 사용하여 Ti/TiN/알루미늄/Ti/TiN 도전막 패턴이 형성된 반도체 기판 상에 절연막을 형성하고, 소정 식각 가스를 사용하여 절연막의 소정 부분을 건식 식각(dry etch)하며, 식각시 하부 도전층의 상부는 ARC층의 전체 두께를 모두 식각하지 않고 적어도 300Å은 남긴 상태로 식각하는 것을 그 특징으로 한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 공정 순서를 나타낸 단면도이다.
먼저, 도 2a를 참조하면, 도시 생략된 반도체 기판상에 Ti/TiN 장벽층(100), Al/Cu 금속막(102)을 각각 형성하고, 그 상부에 금속막(102)의 반사를 방지하기 위하여 Ti/TiN막으로 ARC막(104)을 형성한다. 그런 다음, ARC막(104)과 금속막(102), Ti/TiN 장벽층(100)을 패터닝하여 하부 도전막 패턴을 형성하고, 기판 전면에 층간 절연막(106)을 형성한다.
즉, 도 2a의 과정은 장벽층(100), 금속층(102), ARC막(104)으로 구성되며, 이 ARC막(104)은, 바람직하게는 500 내지 1000Å 두께의 하부 도전막 패턴을 형성하고, 형성된 하부 도전막 패턴상에 절연막(106)을 형성하는 단계를 포함한다. 이때, 도 2a에 도시한 바와 같이, ARC막(104)의 두께는 종래 300 내지 400Å에 비해 다소 두꺼운 500 내지 1000Å을 적용하였는데, 그 이유는 금속 마스킹 재작업시 건식 방식의 에슁(ashing) 처리를 가능하게 하고, 미세한 크랙 현상을 방지하기 위해서이며, 이러한 ARC막(104)의 두께 변형은 본 발명의 가장 큰 특징 중에 하나이다.
다음으로, 도 2b를 참조하면, 하부 도전막 패턴의 일부가 노출되도록 층간 절연막(106)을 식각하여 콘택트 홀을 형성한다. 이에 따라 식각시 하부 도전막 패턴의 ARC막(104)이 제거된다.
즉, 도 2b의 과정은 하부 도전막 패턴의 일부가, 바람직하게는 100 내지 300Å의 두께로 노출되도록 절연막(106)을 식각하여 콘택트 홀을 형성하는 단계를 포함한다. 본 발명에 따른 식각 과정은, 하부 도전층의 상부는 Ti/TiN 두께(500∼1000Å)가 모두 식각되지 않도록 최소 300Å을 남긴 상태로 진행됨을 특징으로 한다.
이때, 이러한 식각 과정에 필요한 식각 가스로는, 바람직하게는, Ar, He, CF4, CHF3, C2F6, C4F8, CO중 어느 하나일 수 있을 것이다.
다음, 도 2c를 참조하면, 레지스트 막(108)을 제거하고, 습식 세정(wet cleaning), 예컨대, 솔벤트(solvent) 습식 세정하여 콘택트 홀 주변의 폴리머를 제거한다.
즉, 도 2c의 과정은, O2가스를 사용한 에슁과 솔벤트 습식 세정에 의해 상술한 절연막 식각 과정에서 발생되는 콘택트 홀 주변의 폴리머성 불순물을 제거하는 단계를 포함한다.
다음, 도 2d를 참조하면, 콘택트 홀의 표면 및 절연막(106)을 건식 식각 처리하고, 절연막(106)의 건식 식각 과정에서 발생되는 콘택트 홀 표면의 플라즈마 데미지(a plasma damage) 및 폴리머성 불순물을 제거한다.
즉, 도 2d의 과정은, 콘택트 건식시 발생한 플라즈마 데미지와 막속에 침투해 있을 폴리머성 불순물을 제거하는 것이다.
이때, 상술한 건식 식각 공정은, 바람직하게는, 50 내지 300watts의 전력, 100 내지 300mT의 압력, 50 내지 200sccm의 Ar 가스, 50 내지 500sccm의 O2가스, 20 내지 50sccm의 CHF3가스 또는 50 내지 100sccm의 CF4가스의 환경하에서 수행될 수 있을 것이다.
또한, 이러한 불순물 제거 가스로는, 바람직하게는, O2, CHF3, CF4, Ar 가스일 수 있을 것이다.
끝으로, 도 2e를 참조하면, 이러한 콘택트 홀을 통하여 하부 도전막 패턴과 접촉하는 상부 도전막 패턴(110)이 형성됨을 알 수 있다.
따라서, 본 발명은 안정적인 공정을 확보할 수 있어서 생산성을 높이는 효과가 있을 뿐만 아니라, 장시간의 습식 세정 공정을 피할 수 있어 작업 시간을 최소화할 수 있으며, 70도 이상 고온의 솔벤트 사용을 피할 수 있어서 화재의 위험을감소시키는 효과가 있다. 또한, 본 발명은 금속 상부의 ARC(TiN/Ti, 혹은 TiN)막을 두껍게 사용하므로 금속 마스킹 재작업시 건식 방식의 애슁 처리가 가능하고, 미세한 크랙 현상을 없애는 효과가 있다. 본 발명은 금속 마스킹 재작업 처리를 수행하더라도 금속 마이크로 브릿지 등의 불량을 감소시키는 효과가 있으며, 금속과 금속간의 접촉 저항을 감소시켜 제품의 신뢰성을 높이는 효과가 있다.
Claims (5)
- 반도체 기판상에 장벽층, 금속층, ARC층이 순차적으로 적층된 구조를 포함하는 반도체 소자의 금속 배선 형성 방법에 있어서,상기 장벽층, 금속층과 500 내지 1000Å 두께의 ARC층이 포함된 하부 도전막 패턴을 형성하고, 상기 하부 도전막 패턴상에 절연막을 형성하는 제 1 단계와;상기 하부 도전막 패턴의 ARC층 일부가 100 내지 300Å 두께로 노출되도록 상기 절연막을 식각하여 콘택트 홀(contact hole)을 형성하는 제 2 단계와;습식 세정에 의해 상기 절연막 식각 과정에서 발생되는 상기 콘택트 홀 주변의 폴리머(polymer)성 불순물을 제거하는 제 3 단계와;상기 콘택트 홀의 표면 및 절연막을 마스크 없이 건식 식각(dry etch) 처리하고, 상기 건식 식각 과정에서 발생되는 상기 콘택트 홀 표면의 플라즈마 데미지(plasma damage) 및 폴리머성 불순물을 제거하는 제 4 단계와;상기 콘택트 홀을 통하여 상기 하부 도전막 패턴과 접촉하는 상부 도전막 패턴을 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 금속층은 Al-Cu 합금층이며, 상기 하부 도전막은 TiN/Ti 또는 TiN막으로 이루어지는 ARC(Anti Reflective Coating)막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 제 4 단계는 O2, CHF3, CF4, Ar 가스를 사용하여 처리되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 건식 식각 공정은 50 내지 300watts의 전력, 100 내지 300mT의 압력, 50 내지 200sccm의 Ar 가스, 50 내지 500sccm의 O2가스, 20 내지 50sccm의 CHF3가스 또는 50 내지 100sccm의 CF4가스의 환경하에서 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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2000
- 2000-12-12 KR KR10-2000-0075587A patent/KR100387761B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR20020046085A (ko) | 2002-06-20 |
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