JPH1126589A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】より安定したフューズ切断方法を提案し、フュ
ーズ配線の微細化を可能とする半導体装置の製造方法を
提供する。 【解決手段】半導体基板上に複数のフューズを形成する
工程と、該フューズを被覆して全面にレジスト膜を形成
する工程と、前記レジスト膜に電子ビームを照射するこ
とにより前記フューズを切断する工程、および前記レジ
スト膜を除去する工程を有する半導体装置の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、正規の回路と冗長
回路を有する半導体装置の製造方法に関し、特にアルミ
ニウム等のメタル配線を使用した場合における冗長回路
のフューズを切断する方法に関する。

【０００２】

【従来の技術】半導体装置、特に半導体記憶装置におい
ては、製造工程における歩留りの向上のために、正規の
回路に加えて冗長回路を形成する方法が知られている。
この方法は、正規の回路の一部あるいは全部と置換可能
な回路である冗長回路を予め正規の回路とともに形成し
ておき、製造工程の途中の工程で回路の動作試験を行
い、正規の回路に欠陥等が検出された場合には、その部
分を正常に動作する冗長回路に置換するものである。

【０００３】例えば、メモリセルをＮＯＲ型に複数個接
続したＮＯＲ型メモリストリングをマトリクス状に複数
配置したメモリアレイである半導体記憶装置において
は、各メモリストリングと同じ個数のメモリセルを接続
したメモリストリングを冗長回路として予備的に形成し
ておき、回路の動作試験において欠陥メモリセルやワー
ド線のショート等が検出された正規の回路内のメモリス
トリングと、冗長回路とをフューズ配線の切断、あるい
は接続により置換する。

【０００４】上記のメモリストリングの正規の回路から
冗長回路への置換は、正規の回路と冗長回路を接続する
フューズから、回路試験の結果に基づいて選択し、レー
ザー光照射により切断する方法が知られている。この場
合、フューズとしてはポリシリコンが従来から用いられ
てきたが、近年の半導体装置における層間絶縁膜の厚膜
化に伴い、ポリシリコンによるフューズ加工が困難とな
ってきており、アルミニウムによるフューズが広く使用
されるようになってきている。

【０００５】上記の従来方法による正規の回路および冗
長回路を有し、回路の試験結果に基づいて正規の回路お
よび冗長回路を接続しているフューズを切断する半導体
装置の製造方法について、特に半導体記憶装置の製造方
法を例にして、以下図面を参照して説明する。

【０００６】まず、図７（ａ）に至るまでを説明する。
半導体基板１０に、例えば、ＬＯＣＯＳ法等により素子
分離絶縁膜を形成し、活性領域形成やパンチスルー防止
などのイオン注入を行った後、ゲート絶縁膜、ゲート電
極およびソース・ドレイン拡散層を形成して電界効果ト
ランジスタを形成する。また、例えば、シリンダ型等の
メモリキャパシタを記憶ノード電極がトランジスタの拡
散層に接続するように形成し、例えば、ＤＲＡＭを製造
する場合には、１トランジスタ−１メモリキャパシタを
有するメモリセル構造を有する半導体記憶装置を形成す
る。

【０００７】上記のメモリセル構造の形成工程において
は、複数個のメモリセルを、例えば、ＮＯＲ型に接続
し、メモリストリングとする。さらに、このＮＯＲ型メ
モリストリングを複数、例えば、マトリクス状に配置し
て、ＮＯＲ型メモリアレイとする。また、歩留り低下の
要因である欠陥メモリセルやワード線のショートを救済
するために、欠陥メモリセルを回路的に置換できる予備
的なメモリセル回路、即ち、冗長回路を、上記の正規の
メモリアレイ内に、あるいは正規の回路の接続部等に配
置して正規のメモリアレイと同時に形成する。

【０００８】上記のトランジスタおよびメモリキャパシ
タ等の素子を被覆して絶縁膜を形成し、基板１０とす
る。図７（ａ）においては、上記の半導体基板、電界効
果トランジスタ、メモリキャパシタ、及び配線層等のそ
れぞれの詳細な図示を省略している。次に、基板１０上
に、例えば、アルミニウム層をスパッタリング法により
成膜し、レジストをパターニングしてエッチング加工
し、フューズ３１ａ，３１ｂを形成する。このフューズ
３１ａ，３１ｂは、その下層にあってメモリアレイ内の
冗長回路を正規のメモリアレイが接続している半導体記
憶装置の所定の部位に接続する図示しない配線層に接続
するように形成する。

【０００９】次に、図７（ｂ）に示すように、フューズ
部を被覆して、全面に、例えば、ＣＶＤ法により酸化シ
リコンを堆積させ、第１保護膜２４を形成する。

【００１０】次に、図７（ｃ）に示すように、第１保護
膜２４を被覆して全面にレジスト膜Ｒ４を成膜し、パタ
ーニングして、例えば、ＲＩＥ（反応性イオンエッチン
グ）等のエッチングを施し、フューズ３１ａ，３１ｂの
一部および図示しないがパッド電極を露出させる。

【００１１】次に、図８（ｄ）に示すように、レジスト
膜Ｒ４を洗浄により除去する。この後、前工程において
露出させたパッド電極に回路試験装置の電極を接続し、
正規のメモリアレイおよび冗長回路に欠陥メモリセルや
ワード線のショートがあるかどうかを調べる。

【００１２】次に、図８（ｅ）に示すように、上記のメ
モリアレイおよび冗長回路の試験結果に基づいて、正規
のメモリアレイに欠陥メモリセル等が存在して冗長回路
に置換することにより救済できる場合には、この置換を
行うように、フューズを切断する。切断は、切断すべき
フューズ３１（ａ）にレーザー光を照射して切断し、切
断しないフユーズ３１（ｂ）はそのまま保持する。フュ
ーズの切断の後に付着したパーティクルを除去するため
の洗浄を行う。ここで、パーティクルには、例えば、ア
ルミニウムフューズを切断する際に発生するアルミニウ
ムの微小片等がある。

【００１３】次に、図８（ｆ）に示すように、例えば、
ＣＶＤ法により第１保護膜２４の上層および露出させた
フューズ３１ａ’，３１ｂの上層に酸化シリコンを全面
に堆積させ、第２保護膜２５を形成する。

【００１４】この後は、例えば、レジスト膜をパターニ
ングして第２保護膜２５をエッチグングし、図示しない
パッド電極を外部回路と接続可能となるように露出させ
ることで、半導体装置を形成する。

【００１５】

【発明が解決しようとする課題】このように現行のメモ
リデバイスでは、微細化また層間膜の厚膜化に伴い、冗
長回路形成のプロセスでは、アルミニウム等のメタル配
線によるフューズカットのプロセスが主流となりつつあ
る。そして、前述したように、従来、フューズの切断
は、切断すべきフューズにレーザー光を照射（レーザー
ブロー）することにより行っていた。

【００１６】しかしながら、このレーザーブローによる
フューズ切断法は、レーザーブロー時の飛び散りの問題
や、レーザースポットの大きさの関係からフューズ間の
ピッチは最少でも５μｍ以上は確保しなければならず、
フューズ配線のこれ以上の微細化はかなり難しいのが現
状である。このため冗長のためのフューズ部分の配線面
積からのチップ面積の増大も大きくなる。

【００１７】また、アルミ配線等のメタル配線のレーザ
ーによるブローの場合、メタル配線構造が多層化されて
いる事からフューズ切断の成功率のばらつきも大きい。

【００１８】本発明は、かかる問題点を解決すべきなさ
れたものであり、より安定した新規フューズ切断方法を
提案し、フューズ配線の微細化を可能とすることを目的
とする。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、正規の回路および冗長回路を有し、回路
の試験結果に基づいて正規の回路および冗長回路を接続
しているフューズを切断する際に、フューズ配線のブロ
ーをレーザーによるものから、露光／エッチングによる
ものとした。フューズ配線のブローをレーザーによるも
のから、露光／エッチングとすることにより、フューズ
ブローの安定性をあげ、フューズ配線の微細化が可能と
したものである。

【００２０】以下、本発明を詳細に説明する。

【００２１】本発明の半導体装置の製造方法は、半導体
基板上に複数のフューズを形成する工程と、該フューズ
を被覆して全面にレジスト膜を形成する工程と、切断す
べきフューズ上の前記レジスト膜を露光したのち、エッ
チングにより前記フューズを切断する工程と、該レジス
ト膜を除去する工程を有する。

【００２２】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板は複数の正規の回路と複数の冗長回
路を有し、前記フューズは前記正規の回路を冗長回路に
代替させて動作可能にするフューズであり、前記開口部
を形成する工程と前記切断すべきフューズを切断する工
程との間に前記正規の回路と前記冗長回路の動作試験を
行う工程とをさらに有し、前記切断すべきフューズを切
断する工程が前記試験結果に基づいて誤動作の正規回路
を前記複数の冗長回路の一つで代替するように選択した
前記フューズを切断する工程である。

【００２３】上記の本発明の半導体装置の製造方法は、
前記のフューズの切断工程を、従来のレーザーによるも
のから、露光／エッチングによるものとしたことを特徴
とする。フューズの切断を露光／エッチングとしたこと
から、フューズ間のピッチが５μｍ以下とすることが可
能となり、フューズ配線の微細化を図ることができるも
のである。

【００２４】上記の本発明の半導体装置の製造方法は、
好適には、前記正規の回路と前記冗長回路を外部装置に
接続できるパッド電極を形成する工程を有する。また、
前記レジスト膜に前記フューズを露出させる開口部を形
成する工程が、同時に前記パッド電極を露出させる開口
部を形成する工程であり、前記正規の回路と前記冗長回
路の動作試験を行う工程が、前記パッド電極に回路の動
作試験用の外部装置を接続し、該外部装置により正規の
回路と前記冗長回路の動作試験を行う工程である。パッ
ド電極は本来半導体装置を使用する際に半導体装置と外
部とを接続するための電極であるが、半導体装置の製造
工程においても製造した回路の試験のために使用するこ
とができる。

【００２５】なお、本発明の製造方法においては、前記
のパッド電極を形成する前に、配線ショート等を起こす
等を回避するために第１保護膜を、例えば、ＣＶＤ法等
により形成することもできる。

【００２６】上記の本発明の製造方法は、好適には、前
記半導体基板は前記形成したフューズの接続又は切断状
態に応じてデーター「１」または「０」が規定されるフ
ューズ型ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｉｅ
ｓ）を有する。即ち、フューズ型ＲＯＭに使用するフュ
ーズ形成および切断に使用することができる。

【００２７】上記の半発明の半導体装置の製造方法は、
好適には、前記フューズをアルミニウムにより形成す
る。アルミニウムは抵抗が小さい良好な導電体であり、
また、融点が低いので切断も容易であり、フューズとし
ての役割を十分に果たすことができる。

【００２８】上記の本発明の半導体装置の製造方法は、
好適には、前記レジスト膜の除去後に保護膜を形成する
工程を有する。回路の試験工程等において付着したパー
ティクルをレジスト膜を除去するとともに同時に除去す
ることができるが、これによりフューズが露出すること
となる。従って、この上層に保護膜を形成することによ
って、フューズを保護することができる。

【００２９】上記の本発明の半導体装置の製造方法は、
前記フューズの切断を露光／エッチングにより行う。こ
の工程は以下のようにして行う。まず、正規のメモリア
レイおよび冗長回路の試験結果に基づいて、正規のメモ
リアレイに欠陥メモリセル等が存在して冗長回路に置換
することにより救済できる場合に、この置換を行うよう
に切断すべきフューズを決定する。次いで、切断すべき
場所をレジストコートし、切断するフューズ部の露光を
行う。露光は、電子ビーム露光が一般的である。この露
光技術は、細く絞った電子ビームを電子ビームレジスト
を塗布したウェハー上に真空中で照射して、コンピュー
タ制御によって所望のパターンをレジスト上に描き、感
光させる技術である。最少線幅が５μｍ以下の微細なパ
ターンを描くことができ、従来のレーザーによる方法で
は、レーザースポットの関係からフューズ間のピッチは
最少でも５μｍ以上であるのに対し、本発明では、フュ
ーズ間のピッチを５μｍ以下にすることが可能である。

【００３０】露光の方法は、５μｍ以下の狭い範囲の露
光が安定してできるものであれば特に制限はなく、上記
電子ビームによるもののほか、レーザーリペアの波長を
変更した、例えば、エキシマレーザーによる露光、Ｘ線
露光、集束イオンビーム露光（ＦＩＢ）等で行うことも
可能である。

【００３１】

【発明の実施の形態】本発明の半導体装置の製造方法の
実施の形態について、以下に図面を参照して説明する。

【００３２】第１実施形態 図１は、本実施形態の半導体装置の製造方法により製造
した半導体装置の断面図である。半導体基板に、例え
ば、ＬＯＣＯＳ法等による素子分離絶縁膜、イオン注入
により形成した活性領域にゲート絶縁膜、ゲート電極、
およびソース・ドレイン拡散層等を形成して電界トラン
ジスタや、その他の素子が形成されており、これらの素
子が接続されて、正規の回路および冗長回路が形成され
ている。以上の素子等については、図示を省略してい
る。これらの素子を被覆して絶縁膜が形成されており、
基板１０が形成されている。基板１０の上層にはアルミ
ニウムのフューズ３１ａ’，３１ｂが形成されており、
正規の回路に欠陥がある場合などに、欠陥がある正規の
回路部分を冗長回路で代替えできるように接続してい
る。フューズの上層を保護膜２１が被覆している。一部
のフューズ３１ａ’は切断されており、これにより正規
の回路内の欠陥を有する部分が切り離され、その部分が
冗長回路に置換されている。一方、別のフューズ３１ｂ
は切断されずに保持されている。

【００３３】かかる半導体は、正規の回路および冗長回
路を有し、パーティクルの付着について十分抑制および
管理された半導体装置である。

【００３４】次に、上記の半導体装置の製造方法につい
て説明する。まず、図２（ａ）に至るまでの工程につい
て説明する。半導体基板に、例えば、ＬＯＣＯＳ法等に
より素子分離絶縁膜を形成し、活性領域形成やパンチス
ルー防止などのイオン注入を行った後、ゲート絶縁膜、
ゲート電極、およびソース・ドレイン拡散層等を形成し
て電界トランジスタや、その他の素子を形成する。ま
た、例えば、シリンダ型等のメモリキャパシタを記憶ノ
ード電極がトランジスタの拡散層に接続するように形成
し、例えば、ＤＲＡＭにおいては、１トランジスタ−１
メモリキャパシタを有するメモリセル構造を有する半導
体記憶装置を形成する。あるいは、例えば、フラッシュ
メモリー等においては。ゲート絶縁膜として、注入した
電荷を蓄積することが可能なＯＮＯ膜（酸化膜−窒化膜
−酸化膜）等を利用することができる。

【００３５】上記のトランジスタおよびメモリキャパシ
タなどの素子を被覆して絶縁膜を形成し、基板１０とす
る。図２（ａ）においては、上記の半導体基板、電界効
果トランジスタ、メモリキャパシタ、及び配線層等のそ
れぞれの詳細な図示を省略している。

【００３６】次に、基板１０上に、例えば、アルミニウ
ム層をスパッタリング法により成膜し、レジストをパタ
ーニングしてエッチング加工し、フューズ３１ａ，３１
ｂを形成する。上記のフューズ３１ａ，３１ｂは、その
下層にあって正規のメモリアレイに欠陥があった場合、
その部分を冗長回路で置換できるように接続する図示し
ない配線層に接続するように形成する。

【００３７】上記においては、半導体記憶装置について
説明しているが、本発明はその他の半導体装置に適用す
ることもできる。この場合、基板上に正規の回路と、正
規の回路の一部あるいは全部と置換することが可能な冗
長回路とを形成しておき、欠陥のある正規の回路部分を
冗長回路に置換するためのフューズを上記と同様にして
形成する。

【００３８】次に、図２（ｂ）に示すように、フューズ
部を被覆しないで全面にレジスト膜Ｒ１を成膜し、フュ
ーズ３１ａ，３１ｂの一部および図示しないがパッド電
極を露出させるようにパターニングする。この後、露出
させたパッド電極に回路試験装置の電極を接続し、正規
のメモリアレイおよび冗長回路が正常な動作をするかど
うかの試験を行い、正規のメモリアレイおよび冗長回路
に欠陥メモリセルやワード線のショート等があるかどう
か調べる。

【００３９】次に、上記のメモリアレイおよび冗長回路
の試験結果に基づいて、正規のメモリアレイに欠陥メモ
リセル等が存在し、冗長回路に置換することにより救済
できる場合には、この置換を行うようにフューズを選択
して切断する場所を特定する。次に、図２（ｃ）に示す
ように、フューズ３１ａ上の特定範囲に電子ビームを照
射して（露光）、ついで、図３（ｄ）に示すように、エ
ッチングによりフューズ３１ａを切断し、切断しないフ
ューズ３１ｂはそのまま保持する。

【００４０】次に、図３（ｅ）に示すように、洗浄によ
りレジスト膜Ｒ１を除去し、図３（ｆ）に示すように、
例えば、ＣＶＤ法により酸化シリコンを全面に堆積さ
せ、保護膜２１を形成する。この後は、例えば、レジス
ト膜をパターニングして保護膜２１をエッチングし、図
示しないパッド電極を外部回路と接続可能となるよう露
出させることで半導体装置を形成する。

【００４１】第２実施形態 本発明の第２の実施形態は、図４（ａ）に示すように、
半導体基板１０上に第１実施形態と同様にしてフューズ
３１ａ，３１ｂ等を形成したのち、図４（ｂ）に示すよ
うに、パッド電極を形成する前に配線ショート等を起こ
す等を回避するために第１保護膜２２を、例えば、ＣＶ
Ｄ法等により形成するものである。

【００４２】次いで、図５（ｃ）に示すように、フュー
ズ部を被覆しないで全面にレジスト膜を成膜し、フュー
ズ３１ａ，３１ｂの一部および図示しないがパッド電極
を露出させるようにパターニングする。この後、露出さ
せたパッド電極に回路試験装置の電極を接続し、正規の
メモリアルアレイおよび冗長回路が正常な動作をするか
どうかの試験を行い、正規のメモリアレイおよび冗長回
路に欠陥メモリセルやワード線のショート等があるかど
うか調べる。

【００４３】次に、上記のメモリアレイおよび冗長回路
の試験結果に基づいて、正規のメモリアレイに欠陥メモ
リセル等が存在し、冗長回路に置換することにより救済
できる場合には、この置換を行うようにフューズを選択
して切断する場所を特定する。次に、図５（ｄ）に示す
ように、レジスト膜Ｒ３を全面に形成し、図５（ｅ）に
示すように、フューズ３１ａ上の特定範囲に電子ビーム
を照射して（露光）、図６（ｆ）に示すように、エッチ
ングによりフューズ３１ａを切断し、切断しないフュー
ズ３１ｂはそのまま保持する。

【００４４】その後は第１実施形態の場合と同様にし
て、図６（ｇ）に示すように、洗浄によりレジスト膜Ｒ
３を除去し、例えば、ＣＶＤ法により酸化シリコンを全
面に堆積させ、図６（ｈ）に示すように、保護膜２３を
形成する。そして、例えば、レジスト膜をパターニング
して保護膜２３をエッチングし、図示しないパッド電極
を外部回路と接続可能となるよう露出させることで半導
体装置を形成する。

【００４５】第３実施形態 本実施形態の半導体装置は、半導体基板上に有するフュ
ーズの接続または切断状態に応じてデータ「１」または
「０」が規定されているフューズ型ＲＯＭである。これ
は、例えば、複数のアルミニウムフューズをマトリクス
状に配置して接続したものであり、その製造方法は第１
実施形態の半導体装置と同様に製造することができる。
マトリクス内の所定のフューズに対してレジスト膜に形
成した開口部からレーザー光を照射し、切断するこで、
例えば、「０」のデータを記憶させる。また、上記以外
のフューズはそのまま導通させることにより、「１」の
データを記憶させる。マトリクスに配置したワード線お
よびビット線を選択することでフューズを選択すること
ができ、その導通状態により、「０」、「１」のデータ
を読みだすことができる。

【００４６】本発明の半導体装置の製造方法は、上記の
実施例に限定されるものではない。例えば、実施形態に
おいては、特に、ＤＲＡＭやＶＲＡＭ等の半導体記憶装
置について説明しているが、本発明は、フューズにより
接続する配線層を有する半導体装置の製造方法であれば
適用可能であり、その他の半導体装置の製造方法に適用
可能である。また、フューズにはアルミニウムを使用し
ているが、アルミニウム以外の材料で形成することも可
能である。さらに、酸化シリコンをＣＶＤ法により堆積
させて保護膜を形成しているが、窒化シリコン等の酸化
シリコン以外の材料を使用することもできるし、あるい
はスパッタリング法等のＣＶＤ法以外の堆積方法で形成
することもできる。

【００４７】また、図面に示されていないトランジスタ
やキャパシタ等の素子の構造や使用する材料などは特に
限定されず、ポリサイド等のゲート電極、ＬＤＤ構造の
ソース・ドレイン拡散層、シリンダ型記憶ノード電極
等、様々な構造をとることがで可能であり、様々な種類
の材料が使用可能である。その他、本発明の要旨を逸脱
しない範囲で種々の変更が可能である。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
複数の正規回路と複数の冗長回路を有する半導体装置に
おいて、多層配線構造を有する場合であっても、非常に
高い成功率、かつ、成功率のばらつきの少ない安定した
フューズ切断が可能である。

【００４９】また、フューズ間のピッチが５μｍ以下で
あっても、安定したフューズの切断が可能であるため、
フューズ配線の微細化が可能となる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法により製造した
半導体装置の断面図である。

【図２】本発明の半導体装置の製造方法の製造工程を示
す断面図であり、（ａ）はフューズの形成工程まで、
（ｂ）はレジスト膜の形成工程まで、（ｃ）はレジスト
膜を露光する工程までをそれぞれ示す。

【図３】図２の続きの工程を示す断面図であり、（ｄ）
はフューズの切断工程まで、（ｅ）はレジスト膜を除去
する工程まで、（ｆ）は保護膜を形成する工程までをそ
れぞれ示す。

【図４】本発明の半導体装置の製造方法の製造工程を示
す断面図であり、（ａ）はフューズの形成工程まで、
（ｂ）は第１保護膜の形成工程までをそれぞれ示す。

【図５】図４の続きの工程を示す断面図であり、（ｃ）
はフューズ部を被覆しないで全面にレジスト膜を成膜
し、フューズ３１ａ，３１ｂの一部および図示しないが
パッド電極を露出させるようにパターニングし、該レジ
スト膜を除去する工程まで、（ｄ）はレジスト膜の形成
工程まで、（ｅ）はレジスト膜を露光する工程までをそ
れぞれ示す。

【図６】図５の続きの工程を示す断面図であり、（ｆ）
はフューズの切断工程まで、（ｇ）はレジスト膜を除去
する工程まで、（ｈ）は第２保護膜を形成する工程まで
をそれぞれ示す。

【図７】従来の半導体装置の製造方法の製造工程を示す
断面図であり、（ａ）はフューズの形成工程まで、
（ｂ）は第１保護膜の形成工程まで、（ｃ）は第１保護
膜のエッチング工程までをそれぞれ示す。

【図８】図７の続きの工程を示す断面図であり、（ｄ）
はレジスト膜の除去工程で、（ｅ）はフューズの切断工
程まで、（ｆ）は第２保護膜の形成工程までをそれぞれ
示す。

【符号の説明】

１０…基板、２１，２２，２３，２４，２５…保護膜、
３１ａ，３１ｂ…フューズ、３１ａ’…切断されたフュ
ーズ、Ｒ１，Ｒ２，Ｒ３，Ｒ４…レジスト膜。

Claims (10)

【特許請求の範囲】
1. 【請求項１】半導体基板上に複数のフューズを形成する
   工程と、 該フューズを被覆してレジスト膜を形成する工程と、 該レジスト膜を露光し、エッチングして前記フューズを
   切断する工程と、 前記レジスト膜を除去する工程を有する半導体装置の製
   造方法。
2. 【請求項２】前記フューズの切断を、 前記レジスト膜に電子ビームを照射することにより行う
   請求項１記載の半導体装置の製造方法。
3. 【請求項３】前記フューズの切断を、 前記レジスト膜にエキシマレーザーを照射することによ
   り行う請求項１記載の半導体装置の製造方法。
4. 【請求項４】前記フューズの切断を、 前記レジスト膜に集束イオンビームを照射することによ
   り行う請求項１記載の半導体装置の製造方法。
5. 【請求項５】前記フューズの切断を、 前記レジスト膜にＸ線を照射することにより行う請求項
   １記載の半導体装置の製造方法。
6. 【請求項６】前記フューズの切断を、フューズ間のピッ
   チを５μｍ以下になるように行う請求項１記載の半導体
   装置の製造方法。
7. 【請求項７】前記半導体基板は、複数の正規の回路と複
   数の冗長回路を有し、 前記フューズは前記正規の回路を冗長回路に代替させて
   動作可能にするフューズであり、 前記レジスト膜を形成する工程と前記切断すべきフュー
   ズを切断する工程との間に前記正規の回路と前記冗長回
   路の動作試験を行う工程とをさらに有し、 前記切断すべきフューズを切断する工程が前記試験結果
   に基づいて誤動作の正規回路を前記複数の冗長回路の一
   つで代替するように選択した前記フューズを切断する工
   程である請求項１記載の半導体装置の製造方法。
8. 【請求項８】前記半導体基板上に複数のフューズを形成
   する工程と、前記フューズを被覆して全面にレジスト膜
   を形成する工程の間に、 保護膜を形成する工程を有する請求項１記載の半導体装
   置の製造方法。
9. 【請求項９】前記レジスト膜を除去する工程の後に、保
   護膜を形成する工程を有する請求項１記載の半導体装置
   の製造法。
10. 【請求項１０】前記半導体基板は、前記形成したフュー
    ズの接続または切断状態に応じて、 データ「１」または「０」が規定されるフューズ型ＲＯ
    Ｍ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｉｅｓ）を有する
    請求項１記載の半導体装置の製造方法。