JP3616444B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP3616444B2
JP3616444B2 JP02466896A JP2466896A JP3616444B2 JP 3616444 B2 JP3616444 B2 JP 3616444B2 JP 02466896 A JP02466896 A JP 02466896A JP 2466896 A JP2466896 A JP 2466896A JP 3616444 B2 JP3616444 B2 JP 3616444B2
Authority
JP
Japan
Prior art keywords
bond pad
portions
conductive section
interconnect
adjacent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP02466896A
Other languages
English (en)
Other versions
JPH08241909A (ja
Inventor
チィン−チェン・スー
エドワード・オー・トラビス
クリフォード・エム・ホワード
ステファン・ジー・ジャミソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH08241909A publication Critical patent/JPH08241909A/ja
Application granted granted Critical
Publication of JP3616444B2 publication Critical patent/JP3616444B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4807—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48455—Details of wedge bonds
    • H01L2224/48456—Shape
    • H01L2224/48458—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48747—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/958—Passivation layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Formation Of Insulating Films (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、かつより特定的には接合パッドを有する半導体装置に関する。
【０００２】
【従来の技術】
集積回路は新しい世代の製品が開発されるに応じて部品密度が増大している。増大した部品密度は一般に集積回路内の部品の寸法を低減することによって達成される。典型的には、装置のコンタクト開口および他の部分が小さくなりいくらかの金属相互接続は形成するのが困難になる。このような場合、相互接続層は一般に、典型的には高融点金属、高融点金属けい化物、または高融点金属窒化物を含むバリアを必要とする。アルミニウムと比較して、これらの高融点金属材料は典型的にはより堅く、このことはそれらが弾性的でなくかつ容易には曲がらないことを意味する。
【０００３】
図１は、１つの接合パッド構造の平面図を含んでいる。該構造はスクライブライン１０、相互接続部１２２および接合パッド１２４を含む導電性部材１２を含む。相互接続部１２２および接合パッド１２４の一部の上にはパッシベイション層１６が横たわっている。該パッシベイション層はそれがスクライブラインで終了するようにパターニングされている。該パッシベイション層はまた接合パッド１２４のほぼすべてを露出する開口１４を含む。ワイヤ１８が接合パッド開口１４において接合パッド１２４に接合されている。接合が行われるとき、足部（ｆｏｏｔ）１８２がワイヤ１８内に形成される。
【０００４】
図２は、ワイヤボンド操作の間に生じ得る問題を示すために前記構造の断面図を含んでいる。パッシベイション層１６は部分１６２および１６４を含む。部分１６２は基板２０の面に沿って横たわり、かつ部分１６４は接合パッド１２４の上および側部に沿って横たわっている。基板２０は典型的にはバリア層１２６と接触する絶縁層を含む。この特定の実施形態における接合パッド１２４はバリア層１２６、金属層１２７、および非反射または反射防止コーティング（ａｎｔｉｒｅｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ）１２８を含む。バリア層１２６はまた基板２０の面に直接隣接する接着層を含む。
【０００５】
【発明が解決しようとする課題】
１つの形式のワイヤボンディング操作の間に、ワイヤは図２の矢印で示されるように横方向に移動しワイヤボンディング操作の前に層１２７上に横たわっている元の酸化物を除去する。ワイヤボンディング工程のこの摩滅部分は前記部分１６２および１６４の間のパッシベイション層に割れ目（ｆｒａｃｔｕｒｅｓ）を形成させる。割れ目２１は部分１６２および１６４が出会うパッシベイション層１６のポイントに形成される。いくつかの場合には、部分１６４は完全に接合パッドからはぎ取られる。
【０００６】
接合が形成された後、接合パッド１２４は割れ目２１が形成されるため持ち上げられることがある。この持ち上げる力は典型的にはワイヤ１８が接合パッド１２４に接合された後およびワイヤをリードフレーム（図１および図２には示されていない）のポストに接合する前にワイヤ１８が接合装置からくり出される時にあるいは接合引っ張り試験の間に発生する。この持上げ力は割れ目２１を界面２２に沿ってあるいはバリア層１２６内で進行させることがある。もしこれが生じると、接合パッド１２４は少なくとも部分的に基板２０から持ち上げられる。もし基板２０とバリア層１２６との間に接着層があれば、前記分離は両側でまたは接着層を通して発生する。前記持上げ現象はバリア層１２６が金属層１２７より堅いために生じる。集積回路は接合パッドが装置から部分的に持ち上げられあるいは完全に離れれば機能できないものとなる。
【０００７】
割れ目２１が形成された後、水、水素、移動イオン、その他を含む汚染物質がパッシベイション部１６２と接合パッド１２４との間をかつ基板２０内へと移動する。接合パッドの持ち上げおよび汚染は信頼性の問題を引き起こしかつ半導体装置では許容できないものである。
【０００８】
従って、本発明の目的は、接合パッドへのワイヤ接続が接合パッドの持ち上げまたは汚染の危険なしに形成できるようにし、半導体装置の信頼性を高めることにある。
【０００９】
【課題を解決するための手段】
半導体装置内に、接合パッドの導電部分に対し非対称的な接合パッド開口が形成される。接合パッドと接合パッド開口との間の対称性を有する従来の装置と異なり、本発明の非対称性はワイヤボンディング中のまたはワイヤボンディング後の半導体装置と半導体パッケージのリードフレームとの間の持上げ力を補償する。もしより大きな持上げ力が半導体装置のスクライブライン近くにあれば、スクライブライン近くの接合パッドのより多くの部分がパッシベイション層によって覆われる。もしより大きな持上げ力が接合パッドの他の側に近くにあれば、該他の側に近い接合バッドのより多くの部分がパッシベイション層によって覆われる。本発明は以下に説明する実施形態からよりよく理解できる。なお、本発明は実例によって説明されるが、本発明は図面に示されたものに限定されない。また、図面において、同じ参照数字は同じエレメントを示している。
【００１０】
【発明の実施の形態】
図３は、トランジスタ、抵抗、容量、その他を含むコンポーネントまたは部品部分（ｃｏｍｐｏｎｅｎｔ ｐｏｒｔｉｏｎ）３０４を備えた半導体装置３００を示す。スクライブライン４０が半導体装置３００のエッジに沿って横たわり、かつ接合パッド１０６は該スクライブライン４０の近くに横たわっている。相互接続部１０４が接合パッド１０６を前記部品部分３０４内の部品またはコンポーネントに電気的に接続する。この特定の実施形態では、接合パッド１０６のスクライブライン側近くにより大きな持上げ力が生じる。従って、接合パッドの開口６２はスクライブライン４０からより遠くに形成される。非対称の接合パッド開口を備えた半導体装置を形成するプロセスは後により詳細に説明する。
【００１１】
部品セクション内の部品は該プロセスシーケンスの初期の処理工程の間に形成される。図４を参照すると、フィールドアイソレーション領域３２およびトランジスタ３４が半導体基板３０の上に形成されている。トランジスタ３４は装置の前記部品セクション内の１つの部品またはコンポーネントである。該部品セクションは他のトランジスタ、抵抗、容量、その他を含むが図４には示されていない。トランジスタ３４はソース領域３４４、ドレイン領域３４２、ゲート誘電体層３４６、およびゲート電極３４８を含む。絶縁層３６が前記フィールドアイソレーション領域３２およびトランジスタ３４の上に形成されかつドーピングされていない酸化物、リンケイ酸塩ガラス（ＰＳＧ）、ホウリンケイ酸塩ガラス（ＢＰＳＧ）、その他を含む。
【００１２】
コンタクト開口が前記絶縁層３６を通って形成されかつコンタクトプラグ３８がそのコンタクト開口内に形成される。図面には示されていないが、コンタクトプラグ３８は典型的には接着層、バリア層、およびプラグ充填層を含む。数多くの異なる材料をこれら３つの層のために使用することができる。１つの特定の実施形態では、前記接着層はチタンを含み、前記バリア層は窒化チタンを含み、かつ前記プラグ充填層はタングステンを含む。
【００１３】
導電層が前記コンタクトプラグ３８の上に形成されかつパターニングされる。導電部材３９は下部層３９１、金属層３９２、および非反射または反射防止コーティング３９３を含む。層３９１〜３９３は典型的には化学蒸着またはスパッタ被着によって形成される。前記下部層３９１は接着層およびバリア層を含む。材料に関しては、前記下部層３９１は高融点金属、高融点金属けい化物、または高融点金属窒化物を有する。前記下部層３９１内に高融点金属材料が存在することは接合パッドの持ち上げに関して重要な要素であると信じられ、その理由はそれらが堅くかつ曲がりにくく、そしてクラックまたは割れ目を生じやすいからである。
【００１４】
前記金属層３９２はアルミニウム、銅、その他を含み、かつ前記非反射コーティング３９３は窒化チタン、窒化シリコン、その他を含む。この特定の実施形態では、前記下部層３９１はチタンの接着層および窒化チタンのバリア層を含む。前記金属層３９２はアルミニウムを含み、かつ前記非反射コーティング３９３は窒化チタンを含む。
【００１５】
図５は、処理のこの時点における装置の一部の平面図を示す。説明の簡単化のために、絶縁層３６は本明細書に添付したいずれの平面図にも示されていない。ソース領域３４４、ドレイン領域３４２、およびゲート電極３４８は図５の右側近くにある。導電部材３９は相互接続部３９５および接合パッド３９４を含む。前記コンタクトプラグ３８は四角形内の“Ｘ”として示されている。
【００１６】
スクライブライン４０は図５の左側近くに示されている。接合パッド３９４はダイオードを含む入力保護セクション３９６および導電セクション３９８を含み、該導電セクション３９８は前記入力保護セクション３９６の部分でない接合パッド３９４の部分である。もし入力保護セクション３９６がなければ、接合パッドおよび導電セクションは同じである。図３においては、接合パッド１０６はまた導電セクションであり、それは入力保護セクションがないからである。
【００１７】
パッシベイション層５２が、図６に示されるように、前記絶縁層３６および非反射コーティング３９３の上に形成される。該パッシベイション層は、窒化物、酸化物、オキシナイトライド、その他のような、少なくとも１つの材料を含む。前記パッシベイションは典型的にはセ氏２７０〜４２０度の範囲で通常セ氏４５０度より高くない温度で化学蒸着によって形成される。１つの特定の実施形態では、前記パッシベイション層５２はＰＳＧの層およびプラズマ強化窒化物（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｎｉｔｒｉｄｅ）の層を含む。
【００１８】
接合パッド開口６２は図７に示されるようにパッシベイション層５２の一部を通ってエッチングを行うことによって形成される。該エッチングはまた前記非反射コーティング３９３の一部を除去し接合パッド開口６２の下に横たわる金属層３９２の一部を露出させる。図７に示されるように、前記接合パッド開口６２は層３９１〜３９３上の中心には位置しない。接合パッド開口６２はトランジスタ３４の方向にオフセットしている。
【００１９】
図８は、処理のこの時点における装置の平面図を示す。前記パッシベイション層５２は開口６２以外のスクライブライン４０の右側の装置のすべての部分の上に横たわっている。パッシベイション層５２は図８では装置の種々の要素の間の位置的関係がより容易に分かるようにするため図示されていない。
【００２０】
部分６４，６６，６８および６９はパッシベイション層５２によって覆われかつ図８において矢印で示された接合パッド３９４の導電セクション３９８の部分である。スクライブライン部分６４はスクライブライン４０に最も近く横たわっており、かつコンポーネント部分６６はスクライブライン４０から最も遠くに横たわっている。横部分６８および６９は部分６４および６６に隣接しかつ接合パッド開口６２の対向する側部に隣接して横たわっている。
【００２１】
１つの特定の実施形態では、前記接合パッド開口６２は約９０ミクロン×９０ミクロン（３．５ミル×３．５ミル）である。スクライブライン部分６４の幅は約３０ミクロン（１．２ミル）の広さを有し、コンポーネント部分６６は約３ミクロン（０．１ミル）の幅を有し、かつ横方向部分６８および６９は約１０ミクロン（０．４ミル）の幅を有する。スクライブライン部分６４は最も広い部分であり、かつコンポーネント部分６６は最も狭い部分である。通常、スクライブライン部分６４はコンポーネント部分６６よりも２〜２０倍の範囲で広くなっている。横方向部分６８および６９はコンポーネント部分６６よりも１．５〜１０．０倍の範囲で広くなっている。部分６８および６９は同じ幅であるものとして示されているが、これらの部分６８および６９は異なる幅を持たせることもできる。しかしながら、部分６８および６９は部分６４および６６の幅の間の幅を有する。
【００２２】
接合パッド開口６２を形成した後、ワイヤ８２が図９に示されるように接合パッド３９４の導電セクション３９８に接合される。装置に接合される接合パッドの部分は足部８２２を形成する。図１０は処理のこの時点における装置の断面図を含む。ワイヤ８２は直接金属層３９２に接合されている。
【００２３】
この実施形態では、「アルミニウムくさび（ａｌｕｍｉｎｕｍ ｗｅｄｇｅ）」と称される摩耗形の接合が使用されている。接合工程の間に、パッシベイション層５２の小さな部分（ｃｈｕｎｋ）が除去されかついくらかの割れ目９２が図１０に示されるように形成される。この損傷は典型的にはワイヤボンディング工程の間にワイヤまたはボンディング装置がパッシベイション層５２と接触したときに生じる。割れ目９２は接合パッド３９４の側部に沿ってではなく接合パッド３９４の上に形成されることに注意を要する。従って、割れ目９２は層３６および３９１の間の界面に沿って進行することが少なくなり、それはこれらの割れ目は接合パッド３９４の側部近くに形成されないからである。ボンディング工程の間または後に接合パッドが持ち上げられる機会は低減される。
【００２４】
図４〜図１０は１つの接合パッドの形成について示している。装置の他の接合パッドも同じである。図３を参照すると、装置の反対側の接合パッドのレイアウトはお互いのミラーイメージである。パッシベイション層によって覆われた接合パッド１０６のスクライブライン部分は接合パッド１０６のコンポーネント部分より広くなっている。
【００２５】
別の実施形態では、接合パッドは図１１に示されるように１つより多くのスクライブライン４０の近くに形成される。この特定の実施形態では、接合パッド１０６および相互接続部１０４を含む導電部材１０２がある。接合パッド１０６は入力保護セクションを含まず、かつ従って、接合パッド１０６および導電性セクションは同じである。
【００２６】
パッシベイション層が前記導電部材１０２の上に形成されかつ次にパターニングされて図１１に示されるように接合パッド開口１０８を形成する。図８と同様に、該パッシベイション層はスクライブライン４０および接合パッド開口１０８を除き装置のすべてを覆っている。接合パッド１０６はパッシベイション層によって覆われる４つの部分を有する。スクライブライン部分１１４はスクライブライン４０に隣接し、かつおのおのの横方向部分１１８は該スクライブライン部分１１４の１つに隣接している。この特定の実施形態では、スクライブライン部分１１４のおのおのは約３０ミクロン（１．２５ミル）の幅を有し、かつおのおのの横方向部分１１８は約１０ミクロン（０．４ミル）の幅を有する。部分１１４のおのおのは典型的には部分１１８のおのおのよりも１．５〜２０．０倍の範囲でより広くなっている。ボンディングワイヤ８２およびその側部８２２がそれらがほぼ接合パッド１０６にわたりほぼ斜めに向くよう形成される。
【００２７】
図示されていない他の実施形態では、接合パッドはほぼ長円形状であり、接合パッド開口はほぼ円形の開口とされる。円形の接合パッド開口は前の実施形態と同様にずらされる（オフセットされる）。接合パッドおよび接合パッド開口の正方形、長方形、長円形、および円形の他の組合わせも可能である。他の幾何学的形状もまた使用できる。
【００２８】
さらに他の実施形態では、他の接合方法が使用される。例えば、金のボールを使用した接合が使用されるがスクライブライン側の代わりに接合パッド３９４のコンポーネント側から持ち上げが生じる可能性がある。このような実施形態では、スクライブライン部分６４の幅とコンポーネント部分の幅が前の実施形態のものと比較して逆にされる。半導体装置のためのワイヤを形成するために使用されるワイヤおよびワイヤボンディング方法はワイヤを接合パッドそれ自体に対してこする摩耗形の方法を使用するものを含むいくつかの方法の１つとすることができる。
【００２９】
さらに他の実施形態では、接合パッドは装置の中央ストリップに沿って配置される。これらの装置は依然としてパッケージのリードフレームの方向にあるいはリードフレームから離れる方向に向けられた持ち上げの問題を生じやすい。従って、非対称接合パッド開口をこれらのタイプのパッケージとともに使用することができる。
【００３０】
【発明の効果】
以上述べた本発明の実施形態によれば、接合パッドおよび該接合パッドへのワイヤが接合パッドの持ち上げまたは汚染の危険性をより少なくして形成できる。接合パッドはパッシベイション層が最も持ち上がりやすい接合パッドの側部の近くの接合パッドの上により多く横たわるように形成される。より詳細には、前記パッシベイション層は十分大きく、従って該パッシベイション層内の割れ目または他の損傷が高融点金属を含む層と絶縁層との間の界面に沿って割れ目を進行させないようにする。また、接合パッドの側部におけるパッシベイション層は除去される可能性が少ない。もしスクライブラインにより近い接合パッドの側部がより持ち上げられやすければ、パッシベイション層がスクライブライン近くの接合パッドの上により多く横たわる。もしコンポーネントにより近い接合パッドの側部がより持ち上げられる傾向にあれば、パッシベイション層は該コンポーネントの近くの接合パッドの上により多く横たわる。
【００３１】
汚染の問題は、前記パッシベイション層が接合パッドの側部に沿って割れ目を生じ、あるいは除去されることがないからより軽減される。水、水素、および移動イオンの汚染に関連する信頼性の問題は低減される。
【００３２】
本発明の構成は比較的簡単である。接合パッド、接合パッド開口、あるいは両方を形成するために使用されるマスクは調整されてオフセットした接合パッド開口を有する接合パッドを実現可能にする。１つの実施形態では接合パッドはより大きくされ、かつ接合パッド開口は同じ寸法に留められる。マスキング工程を含む付加的な処理工程は必要ではない。さらに、「スーパーグルー（ｓｕｐｅｒ ｇｌｕｅ）」接着層のような新種の材料、または限界的な処理工程を使用しまたは開発する必要はない。本発明は現存する処理フロー中に容易に組込むことができる。
【００３３】
以上の説明において、本発明がその特定の実施形態に関して説明された。しかしながら、添付の特許請求の範囲に記載された本発明の精神から離れることなく、本発明に対し種々の修正および変更をなすことが可能なことは明らかであろう。従って、本明細書および図面は限定的な意味ではなく例示的なものと考えられるべきである。
【図面の簡単な説明】
【図１】接合パッド構造を示す平面図である。
【図２】ワイヤボンディング操作の間における図１の接合パッド構造の一部を示す断面図である。
【図３】スクライブライン、接合パッド、および接合パッド開口を含む半導体装置を示す説明図である。
【図４】トランジスタおよび導電部材を含む半導体基板の一部を示す断面図である。
【図５】接合パッドおよび相互接続部を示す図４の基板の平面図である。
【図６】パッシベイション層を形成した後の図５の基板の断面図である。
【図７】接合パッド開口を形成した後の図６の基板の断面図である。
【図８】接合パッド開口の位置付けを示す図７の基板の平面図である。
【図９】接合パッドにワイヤボンドを形成した後の図８の基板の平面図である。
【図１０】接合パッド開口内のワイヤの断面図である。
【図１１】２つのスクライブラインの交差部近くの接合パッド構造の平面図である。
【符号の説明】
３００ 半導体装置
３０４ コンポーネント部分
３０ 基板
３２ フィールドアイソレーション領域
３４ トランジスタ
３６ 絶縁層
３８ コンタクトプラグ
３９ 導電性部材
４０ スクライブライン
１０４ 相互接続部
１０６ 接合パッド
６２ 接合パッド開口
３４２ ドレイン領域
３４４ ソース領域
３４６ ゲート誘電体層
３４８ ゲート電極
３９１ 下部層
３９２ 金属層
３９３ 非反射コーティング
３９４ 接合パッド
３９５ 相互接続部
３９６ 入力保護セクション
５２ パッシベイション層
６２ 接合パッド開口
６４，６６，６８，６９ 導電性セクション３９８の部分
８２ ボンディングワイヤ
８２２ 側部

Claims (5)

  1. 半導体装置（３００）であって、
    基板（３０）、
    相互接続部（１０４）、
    導電性セクション（３９８）を有する接合パッド（３９４）であって、該接合パッド（３９４）は前記基板（３０）の上に横たわるもの、そして
    接合パッド開口（６２）を含むパッシベイション層（５２）であって、
    前記接合パッド開口（６２）は前記接合パッド（３９４）上に横たわり、
    前記パッシベイション層（５２）は前記導電性セクション（３９８）の第１の部分（６４）および第２の部分（６６）の上に横たわり、
    前記導電性セクション（３９８）の前記第２の部分（６６）は前記相互接続部（３９５）に隣接して横たわり、
    前記導電性セクション（３９８）の前記第１の部分（６４）はさらに前記第２の部分（６６）と比較して前記相互接続部（３９５）からより遠くまで横たわっており、そして
    前記第１の部分（６４）は前記第２の部分（６６）より広い、前記パッシベイション層（５２）、
    を具備することを特徴とする半導体装置（３００）。
  2. 半導体装置を形成する方法であって、
    基板の上に第１の接合パッド、第１の相互接続部、第２の接合パッド、および第２の相互接続部を形成する段階であって、前記第１の接合パッドは前記第１の相互接続部に隣接して横たわる第１の導電性セクションを含み、かつ前記第２の接合パッドは前記第２の相互接続部に隣接して横たわる第２の導電性セクションを含む、前記段階、
    前記第１および第２の接合パッドの上にパッシベイション層を形成する段階、そして
    前記パッシベイション層を通って第１の接合パッド開口および第２の接合パッド開口を形成する段階であって、前記第１の接合パッド開口は前記第１の接合パッドの上に横たわり、前記第２の接合パッド開口は前記第２の接合パッドの上に 横たわり、前記パッシベイション層は前記第１および第２の導電性セクションの第１および第２の部分の上に横たわり、前記第１の導電性セクションの前記第２の部分は前記第１の相互接続部に隣接して横たわり、前記第１の導電性セクションの前記第１の部分は前記第１の導電性セクションの前記第２の部分と比較して前記第１の相互接続部からより遠くに横たわり、前記第２の導電性セクションの前記第２の部分は前記第２の相互接続部に隣接して横たわり、前記第２の導電性セクションの前記第１の部分は前記第２の導電性セクションの前記第２の部分と比較して前記第２の相互接続部からより遠くに横たわり、前記第１の接合パッドは前記第２の接合パッドと比較して前記半導体装置の第１の側部により近接して横たわり、前記第２の接合パッドは前記第１の接合パッドと比較して前記第１の側部と反対側の前記半導体装置の第２の側部により近接して横たわり、そして前記第１の部分の各々は前記第２の部分の各々よりも広い、前記段階、
    を具備することを特徴とする半導体装置を形成する方法。
  3. 半導体装置（３００）であって、
    基板（３０）、
    第１の相互接続部（１０４）および第２の相互接続部（１０４）、
    第１の導電性セクション（３９８）を有する第１の接合パッド（１０６）および第２の導電性セクション（３９８）を有する第２の接合パッド（１０６）であって、
    前記第１および第２の接合パッド（１０６）は前記基板（３０）の上に横たわり、
    前記第１の接合パッド（１０６）は前記第１の相互接続部（１０４）に隣接して横たわり、そして
    前記第２の接合パッド（１０６）は前記第２の相互接続部（１０４）に隣接して横たわっている、前記第１（１０６）および前記第２（１０６）の接合パッド、そして
    第１の接合パッド開口（６２）および第２の接合パッド開口（６２）を含むパッシベイション層（５２）であって、
    前記第１の接合パッド開口（６２）は前記第１の接合パッド（１０６）の上に横たわり、
    前記第２の接合パッド開口（６２）は前記第２の接合パッド（１０６）の上に横たわり、
    前記パッシベイション層（５２）は前記第１および第２の導電性セクション（３９８）の第１および第２の部分（６４および６６）の上に横たわり、
    前記第１の導電性セクション（３９８）の前記第２の部分（６６）は前記第１の相互接続部（１０４）に隣接して横たわり、
    前記第１の導電性セクション（３９８）の前記第１の部分（６４）は前記第１の導電性セクション（３９８）の前記第２の部分（６６）と比較して前記第１の相互接続部（１０４）からさらに遠くまで横たわっており、
    前記第２の導電性セクション（３９８）の前記第２の部分（６６）は前記第２の相互接続部（１０４）に隣接して横たわっており、
    前記第２の導電性セクション（３９８）の前記第１の部分（６４）は前記第２の導電性セクション（３９８）の第２の部分（６６）に比較して前記第２の相互接続部（１０４）からさらに遠くまで横たわっており、
    前記第１の接合パッド（６２）は前記第２の接合パッド（６２）と比較して前記半導体装置（３００）の第１の側部により近く横たわっており、
    前記第２の接合パッド（６２）は前記第１の接合パッド（６２）と比較して前記第１の側部と反対側の前記半導体装置（３００）の第２の側部により近く横たわっており、そして
    前記第１の部分（６４）のおのおのは前記第２の部分（６６）のおのおのより幅広である、
    前記パッシベイション層（５２）、
    を具備することを特徴とする半導体装置（３００）。
  4. 半導体装置を形成する方法であって、
    基板の上に第１の接合パッドおよび第２の接合パッドを形成する段階であって、前記第１の接合パッドは第１の導電性セクションを含みかつ前記第２の接合パッドと比較して第１のスクライブラインにより近く横たわり、かつ前記第２の接合パッドは第２の導電性セクションを含みかつ第２のスクライブラインにより近 く横たわっている、前記段階、
    前記第１および第２の接合パッドの上にパッシベイション層を形成する段階、そして
    前記パッシベイション層を通って第１の接合パッド開口および第２の接合パッド開口を形成する段階であって、前記第１の接合パッド開口は前記第１の接合パッドの上に横たわり、前記第２の接合パッド開口は前記第２の接合パッドの上に横たわり、前記パッシベイション層は前記第１および第２の導電性セクションの第１の部分、第２の部分、第３の部分および第４の部分の上に横たわり、
    前記第１の導電性セクションに対しては、
    前記第１および第２の部分は前記第１の接合パッド開口の反対側に隣接して横たわり、かつ前記第３および第４の部分は前記第１の接合パッド開口の反対側に隣接しかつ前記第１および第２の部分に隣接して横たわり、
    前記第２の導電性セクションに対しては、
    前記第１および第２の部分は前記第１の接合パッド開口の反対側に隣接して横たわり、かつ前記第３および第４の部分は前記第２の接合パッド開口の反対側に隣接しかつ前記第１および第２の部分に隣接して横たわり、そして
    前記第１の部分は最も広く、前記第２の部分は最も狭く、かつ前記第３および第４の部分は前記第１および第２の部分の幅の間の幅を有する、前記段階、
    を具備することを特徴とする半導体装置を形成する方法。
  5. 半導体装置（３００）であって、
    該半導体装置（３００）の対向側にある第１のスクライブライン（４０）および第２のスクライブライン（４０）、
    基板（３０）、
    第１の導電性セクション（３９８）を有する第１の接合パッド（１０６）および第２の導電性セクション（３９８）を有する第２の接合パッド（１０６）であって、
    前記第１および第２の接合パッド（１０６）は前記基板（３０）上に横たわり、
    前記第１の接合パッド（１０６）は前記第２の接合パッド（１０６）と比較して前記第１のスクライブライン（４０）により近く横たわり、そして
    前記第２の接合パッド（１０６）は前記第１の接合パッド（１０６）に比較して前記第２のスクライブライン（４０）により近く横たわる、前記第１（１０６）および前記第２（１０６）の接合パッド、そして
    第１の接合パッド開口（６２）および第２の接合パッド開口（６２）を含むパッシベイション層（５２）であって、
    前記第１の接合パッド開口（６２）は前記第１の接合パッド（１０６）の上に横たわり、
    前記第２の接合パッド開口（６２）は前記第２の接合パッド（１０６）の上に横たわり、
    前記パッシベイション層（５２）は前記第１および第２の導電性セクション（３９８）の第１の部分（６４）、第２の部分（６６）、第３の部分（６８）、および第４の部分（６９）の上に横たわり、
    前記第１の導電性セクション（３９８）に対しては、
    前記第１および第２の部分（６４および６６）は前記第１の接合パッド開口（６２）の対向する側部に隣接して横たわり、そして
    前記第３および第４の部分（６８および６９）は前記第１の接合パッド開口（６２）の対向する側部に隣接しかつ前記第１および第２の部分（６４および６６）に隣接して横たわり、
    前記第２の導電性セクション（３９８）に対しては、
    前記第１および第２の部分（６４および６６）は前記第１の接合パッド開口（６２）の対向する側部に隣接して横たわり、そして
    前記第３および第４の部分（６８および６９）は前記第２の接合パッド開口（６２）の対向する側部に隣接してかつ前記第１および第２の部分（６４および６６）に隣接して横たわり、そして
    前記第１の部分（６４）は最も広く、前記第２の部分は最も狭く（６６）、そして前記第３および第４の部分（６８および６９）は前記第１および第２の部分（６４および６６）の幅の間の幅を有する、
    前記パッシベイション層（５２）、
    を具備することを特徴とする半導体装置（３００）。
JP02466896A 1995-01-20 1996-01-18 半導体装置 Expired - Fee Related JP3616444B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/376,208 US5661082A (en) 1995-01-20 1995-01-20 Process for forming a semiconductor device having a bond pad
US08/376,208 1995-01-20

Publications (2)

Publication Number Publication Date
JPH08241909A JPH08241909A (ja) 1996-09-17
JP3616444B2 true JP3616444B2 (ja) 2005-02-02

Family

ID=23484110

Family Applications (1)

Application Number Title Priority Date Filing Date
JP02466896A Expired - Fee Related JP3616444B2 (ja) 1995-01-20 1996-01-18 半導体装置

Country Status (5)

Country Link
US (2) US5661082A (ja)
EP (1) EP0723294A3 (ja)
JP (1) JP3616444B2 (ja)
KR (1) KR100380697B1 (ja)
CN (1) CN1071494C (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661082A (en) * 1995-01-20 1997-08-26 Motorola, Inc. Process for forming a semiconductor device having a bond pad
JP3362545B2 (ja) * 1995-03-09 2003-01-07 ソニー株式会社 半導体装置の製造方法
US5793104A (en) * 1996-02-29 1998-08-11 Lsi Logic Corporation Apparatus for forming electrical connections between a semiconductor die and a semiconductor package
US5756396A (en) * 1996-05-06 1998-05-26 Taiwan Semiconductor Manufacturing Company Ltd Method of making a multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect
US5930666A (en) * 1997-10-09 1999-07-27 Astralux, Incorporated Method and apparatus for packaging high temperature solid state electronic devices
US6008532A (en) * 1997-10-23 1999-12-28 Lsi Logic Corporation Integrated circuit package having bond fingers with alternate bonding areas
JP3603296B2 (ja) * 1997-11-11 2004-12-22 ソニー株式会社 半導体装置の製造方法
JP3276003B2 (ja) * 1997-12-15 2002-04-22 日本電気株式会社 半導体集積回路装置およびそのレイアウト方法
US6875681B1 (en) * 1997-12-31 2005-04-05 Intel Corporation Wafer passivation structure and method of fabrication
US6143638A (en) * 1997-12-31 2000-11-07 Intel Corporation Passivation structure and its method of fabrication
JPH11261010A (ja) 1998-03-13 1999-09-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
DE19820816B4 (de) * 1998-05-09 2006-05-11 Robert Bosch Gmbh Bondpadstruktur und entsprechendes Herstellungsverfahren
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
JP2000183104A (ja) * 1998-12-15 2000-06-30 Texas Instr Inc <Ti> 集積回路上でボンディングするためのシステム及び方法
US6372621B1 (en) * 1999-04-19 2002-04-16 United Microelectronics Corp. Method of forming a bonding pad on a semiconductor chip
US6391758B1 (en) * 2000-03-14 2002-05-21 Siliconware Precision Industries Co., Ltd. Method of forming solder areas over a lead frame
US6373137B1 (en) * 2000-03-21 2002-04-16 Micron Technology, Inc. Copper interconnect for an integrated circuit and methods for its fabrication
JP3425927B2 (ja) * 2000-05-16 2003-07-14 九州日本電気株式会社 半導体装置の製造方法
KR100550380B1 (ko) 2003-06-24 2006-02-09 동부아남반도체 주식회사 반도체 소자의 금속배선 형성 방법
US7282380B2 (en) * 2004-03-25 2007-10-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7226857B2 (en) 2004-07-30 2007-06-05 Micron Technology, Inc. Front-end processing of nickel plated bond pads
US7875546B1 (en) * 2006-09-01 2011-01-25 National Semiconductor Corporation System and method for preventing metal corrosion on bond pads
US20140061910A1 (en) * 2012-08-31 2014-03-06 Chu-Chung Lee Semiconductor device structures and methods for copper bond pads
JP6215755B2 (ja) 2014-04-14 2017-10-18 ルネサスエレクトロニクス株式会社 半導体装置
US10269743B2 (en) * 2016-01-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US10366958B2 (en) * 2017-12-28 2019-07-30 Texas Instruments Incorporated Wire bonding between isolation capacitors for multichip modules
DE102018105462A1 (de) 2018-03-09 2019-09-12 Infineon Technologies Ag Halbleitervorrichtung, die ein bondpad und einen bonddraht oder -clip enthält
JP6677832B2 (ja) * 2019-01-28 2020-04-08 ルネサスエレクトロニクス株式会社 半導体チップ
JP7165694B2 (ja) * 2020-03-13 2022-11-04 ルネサスエレクトロニクス株式会社 半導体チップ

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4355456A (en) * 1980-03-07 1982-10-26 General Dynamics, Pomona Division Process of fabricating a Schottky barrier photovoltaic detector
JPS62134953A (ja) * 1985-12-06 1987-06-18 Nec Corp 半導体装置
US4949150A (en) * 1986-04-17 1990-08-14 Exar Corporation Programmable bonding pad with sandwiched silicon oxide and silicon nitride layers
FR2604029B1 (fr) * 1986-09-16 1994-08-05 Toshiba Kk Puce de circuit integre possedant des bornes de sortie ameliorees
JPH0727921B2 (ja) * 1987-07-31 1995-03-29 日本電気株式会社 半導体装置の製造方法
JPS6461934A (en) * 1987-09-02 1989-03-08 Nippon Denso Co Semiconductor device and manufacture thereof
JPH077783B2 (ja) * 1988-03-18 1995-01-30 株式会社東芝 電気的接続部に銅もしくは銅合金製金属細線を配置する半導体装置
US5061985A (en) * 1988-06-13 1991-10-29 Hitachi, Ltd. Semiconductor integrated circuit device and process for producing the same
JPH0244745A (ja) * 1988-08-05 1990-02-14 Sharp Corp ワイヤボンディング方法
JPH0260171A (ja) * 1988-08-26 1990-02-28 Mitsubishi Electric Corp 太陽電池
DE3905646C1 (ja) * 1989-02-24 1990-08-02 Wersi Gmbh & Co, 5401 Halsenbach, De
JPH02237135A (ja) * 1989-03-10 1990-09-19 Fujitsu Ltd 半導体装置の製造方法
US4916519A (en) * 1989-05-30 1990-04-10 International Business Machines Corporation Semiconductor package
JPH07111971B2 (ja) * 1989-10-11 1995-11-29 三菱電機株式会社 集積回路装置の製造方法
JPH03254137A (ja) * 1990-03-05 1991-11-13 Toshiba Corp 半導体集積回路装置
JPH04334034A (ja) * 1991-05-09 1992-11-20 Fujitsu Ltd ワイヤボンディング方法
JPH04346231A (ja) * 1991-05-23 1992-12-02 Canon Inc 半導体装置の製造方法
JPH05283467A (ja) * 1992-03-30 1993-10-29 Nec Corp 半導体集積回路装置
JP3572628B2 (ja) * 1992-06-03 2004-10-06 セイコーエプソン株式会社 半導体装置及びその製造方法
US5404047A (en) * 1992-07-17 1995-04-04 Lsi Logic Corporation Semiconductor die having a high density array of composite bond pads
US5561082A (en) * 1992-07-31 1996-10-01 Kabushiki Kaisha Toshiba Method for forming an electrode and/or wiring layer by reducing copper oxide or silver oxide
JPH0685161A (ja) * 1992-09-07 1994-03-25 Hitachi Ltd 高密度実装型半導体装置
CA2106025A1 (en) * 1992-09-14 1994-03-15 Jack S. Kilby Packaged integrated circuits
JP2596331B2 (ja) * 1993-09-08 1997-04-02 日本電気株式会社 半導体装置およびその製造方法
JPH07130788A (ja) * 1993-09-09 1995-05-19 Mitsubishi Electric Corp 半導体集積回路装置
JP3432284B2 (ja) * 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
JPH08125180A (ja) * 1994-10-25 1996-05-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5661082A (en) * 1995-01-20 1997-08-26 Motorola, Inc. Process for forming a semiconductor device having a bond pad
JPH08222657A (ja) * 1995-02-17 1996-08-30 Hitachi Ltd 半導体集積回路装置
US5742100A (en) * 1995-03-27 1998-04-21 Motorola, Inc. Structure having flip-chip connected substrates
US5612570A (en) * 1995-04-13 1997-03-18 Dense-Pac Microsystems, Inc. Chip stack and method of making same
US5641978A (en) * 1995-07-07 1997-06-24 Intel Corporation Input/output buffer layout having overlapping buffers for reducing die area of pad-limited integrated circuit
US5644166A (en) * 1995-07-17 1997-07-01 Micron Technology, Inc. Sacrificial CVD germanium layer for formation of high aspect ratio submicron VLSI contacts
US5652467A (en) * 1995-07-27 1997-07-29 Hitachi, Ltd. Semiconductor device and package structure therefore and power inverter having semiconductor device
US5637920A (en) * 1995-10-04 1997-06-10 Lsi Logic Corporation High contact density ball grid array package for flip-chips
US5712508A (en) * 1995-12-05 1998-01-27 Integrated Device Technology, Inc. Strapping via for interconnecting integrated circuit structures
US5608245A (en) * 1995-12-21 1997-03-04 Xerox Corporation Array on substrate with repair line crossing lines in the array
JP3863213B2 (ja) * 1996-03-27 2006-12-27 株式会社ルネサステクノロジ 半導体装置

Also Published As

Publication number Publication date
KR100380697B1 (ko) 2003-07-22
KR960030353A (ko) 1996-08-17
US5661082A (en) 1997-08-26
CN1144400A (zh) 1997-03-05
EP0723294A2 (en) 1996-07-24
EP0723294A3 (en) 1997-07-16
US5814893A (en) 1998-09-29
JPH08241909A (ja) 1996-09-17
CN1071494C (zh) 2001-09-19

Similar Documents

Publication Publication Date Title
JP3616444B2 (ja) 半導体装置
US5703408A (en) Bonding pad structure and method thereof
JP4801296B2 (ja) 半導体装置及びその製造方法
KR100393140B1 (ko) 반도체 장치
JP5797873B2 (ja) 熱的および機械的特性が改善されたボンド・パッドを有する集積回路
US5291374A (en) Semiconductor device having an opening and method of manufacturing the same
TWI405300B (zh) 半導體裝置及其製造方法
KR100437460B1 (ko) 본딩패드들을 갖는 반도체소자 및 그 제조방법
US6200889B1 (en) Semiconductor bonding pad
CN1957455A (zh) 在铜金属化集成电路之上具有保护性防护层可焊金属接头的接触点的结构和方法
TW536780B (en) Semiconductor device bonding pad resist to stress and method of fabricating the same
JP3468188B2 (ja) 半導体装置とその製法
JP2772606B2 (ja) 集積半導体デバイス上にバンプ構造を形成する方法
JP3599813B2 (ja) 半導体装置
JP4350321B2 (ja) 半導体素子のボンディングパッド構造体及びその製造方法
KR20060097442A (ko) 그루브들을 갖는 본딩패드 및 그 제조방법
JP2002367956A (ja) 半導体装置の電極パッド及びその製造方法
JP2001176966A (ja) 半導体装置
JP4074721B2 (ja) 半導体チップおよび半導体チップの製造方法
JP4740536B2 (ja) 半導体装置およびその製造方法
JP3856426B2 (ja) 半導体装置及びその製造方法
US7126173B2 (en) Method for enhancing the electric connection between a power electronic device and its package
JP2006120893A (ja) 半導体装置及びその製造方法
JP2002373909A (ja) 半導体回路装置及びその製造方法
JPH0536696A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041014

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041026

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041105

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041217

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

A072 Dismissal of procedure [no reply to invitation to correct request for examination]

Free format text: JAPANESE INTERMEDIATE CODE: A072

Effective date: 20050412

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071112

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081112

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081112

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091112

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091112

Year of fee payment: 5

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D03

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101112

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101112

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111112

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121112

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121112

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131112

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees