KR100380697B1 - 본드패드를 구비한 반도체 디바이스 - Google Patents

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Abstract

본 발명에 의한 본드 패드(394, 106) 및 본드 패드 개구부(62, 108)는 상기 본드 패드 개구부(62, 108)가 본드 패드(394, 106)의 전도성 단면부(398, 106)에 대해 비대칭이 되도록 형성된다. 만약 상기 본드 패드가 본드 패드(394, 106)의 스크라이브 라인 측부로부터 더욱 용이하게 리프팅될 경우, 본드 패드 개구부(62, 108)는 부동태화 층(52)이 스크라이브 라인(40) 근방의 전도성 단면부(398, 106) 이상에 걸쳐 위치하도록 형성된다. 만약 본드 패드(394, 106)가 다른 측부로부터 더욱 용이하게 리프팅될 경우, 상기 부동태화 층(52)은 전도성 단면부(398, 106)의 다른 측부 이상에 걸쳐 위치한다. 따라서 리프팅의 위험이 감소됨과 동시에, 오염의 문제점도 감소될 수 있다.

Description

본드 패드를 구비한 반도체 디바이스
(발명의 분야)
본 발명은 반도체 디바이스, 특히 본드 패드를 구비한 디바이스에 관한 것이다.
(발명의 배경)
차세대 제품이 개발됨에 따라, 집적 회로는 증가된 구성 성분량을 갖는다. 증가된 구성 성분량은 일반적으로 집적 회로내의 구성 성분들의 크기를 감소시키므로써 성취된다. 대표적으로, 접촉 개구부 및 디바이스의 다른 부위는 일부 금속의 상호 연결부의 형성이 어렵게 되도록 수축된다. 그에 따라, 일반적으로 상호 연결층은 내화성 금속, 유화 내화성 금속 및 질화 내화성 금속을 포함하는 방벽을 요하게 된다. 알루미늄과 비교하여, 상기 내화성 금속 물질들은 비탄성적이고 용이하게 절곡되지 않도록 더욱 경화된다는 의의를 갖는다.
제 1 도에는 본드 패드 조립체의 평면도들 도시하고 있다. 상기 구조체는 스크라이브 라인(10, scribe line)과 상호 연결부(122) 및 본드 패드(124)를 구비한 전도성 부재(12)를 포함한다. 상기 상호 연결부(122) 및 본드 패드(124)의 일부 위에는 부동태화 층(16, passivation layer)이 걸쳐 있다. 상기 부동태화 층은 스크라이브 라인에서 종결되도록 패턴화된다. 상기 부동태화 층은 또한 거의 모든 본드 패드(124)가 노출되는 개구부(14)를 포함한다. 와이어(18)는 본드 패드 개구부(14)에 있는 본드 패드(124)에 점착된다. 본드 작업시, 기저부(182, foot)가 와이어(18)내에 형성된다.
제 2 도에는 와이어 본드 작업시 발생할 수 있는 문제점을 설명하기 위한 구조체의 단면도를 도시하고 있다. 부동태화 층(16)은 일정 부위(162, 164)를 포함한다. 상기 부위(162)는 기판(20)면을 따라 위치하며, 부위(164)는 본드 패드(124)위와 측부를 따라 위치한다. 기판(20)은 일반적으로 방벽 층(126)과 접촉하는 절연층을 포함한다. 상기 특정 실시예에 있어서 본드 패드(124)는 방벽 층(126), 금속 출(127) 및 반사방지 코팅부(128)를 포함한다. 상기 방벽 층(126)은 또한 기판(20)의 표면 바로 가까이에 인접한 점착 층을 포함한다.
와이어 본드 작업의 한 형태가 진행되는 동안, 상기 와이어는 와이어 본드 작업전에 금속 층(127)위에 위치하는 모든 천연 산화물을 제거하기 위해 제 2 도의 화살표에 도시된 바와 같이 횡측으로 이동된다. 상기 와이어 본드 작업 단계의 마모부는 상기 부위(162, 164) 사이의 부동태화 층에 형성되도록 한다. 파단면(21)은 상기 부위(162, 164)가 만나는 부동태화 층(16)의 포인트에 형성된다. 특정 경우,상기 부위(164)는 본드 패드를 박리시킨다.
본드가 형성된 후, 상기 본드 패드(124)는 마모부가 형성되므로 리프트될 수 있다. 일반적으로 리프트력은, 와이어(18)가 본드 패드(124)에 접착된 후와 와이어를 리드 프레임의 지주에 접착시키기 전(제 1 도 및 제 2 도에는 설명되지 않음)또는 본드 풀 테스트(pull test)가 진행되는 동안, 와이어(18)가 본더로부터 당겨질때 발생한다. 상기 리프트력은 방벽 층(126)내에 또는 접촉면(22)을 따라 파단면(21)이 확장되는 원인이 될 수도 있다. 만약 리프트력이 발생할 경우, 상기 본드 패드(124)는 기판(20)으로부터 적어도 부분적으로 이격 리프트된다. 만약 기판(20)과 방벽 층(126) 사이에 점착 층이 존재할 경우, 점착 층 측면이나 또는 점착 층을 통해 분리가 발생한다. 리프팅 현상은 방벽 층(126)이 금속 층(127)보다 더욱 단단하기 때문에 발생한다. 만약 본드 패드가 디바이스로부터 부분적으로 또는 완전히 리프트될 경우, 집적 회로는 비기능적으로 된다.
파단면(21)이 형성된 후, 물, 수소 및 유동성 이온등을 포함하는 오염물질이 부동태화 부위(162) 및 본드 패드(124)사이와 기판(20) 안으로 이동한다. 본드 패드의 리프팅 및 오염은 신뢰성에 있어서 문제점을 야기하여, 반도체 디바이스에 있어서는 허용될 수 없는 것이다.
(상세한 설명)
반도체 디바이스에 있어서, 본드 패드 개구부는 본드 패드의 전도성 단면부에 비대칭적으로 형성된다. 본드 패드 및 본드 패드 개구부 사이에 대칭을 갖는 종래의 디바이스와는 달리, 비대칭은 반도체 디바이스 및 반도체 패키지의 리드프레임 사이에 와이어를 접착시키는 동안이나 또는 접착시킨 후 리프팅력을 위해 보정된다. 만약 과다의 리프팅력이 반도체 디바이스의 스크라이브 라인 근방에 있을 경우, 스크라이브 라인 근방의 더욱 많은 본드 패드가 부동태화 층에 의해 커버된다. 만약 과다의 리프팅력이 본드 패드의 다른 측부 근방에 있을 경우, 다른 측부 근방의 더욱 많은 본드 패드가 부동태화 층에 의해 커버된다. 본 발명은 이하에서 설명되는 실시예에 의해 더욱 명백히 이해될 것이다.
본드 패드 형성
제 3 도는 트랜지스터, 레지스터 및 커패시터들을 포함하는 구성 요소부(304)를 구비한 반도체 디바이스(300)를 도시하고 있다. 스크라이브 라인(40)은 반도체 디바이스(300)의 엣지를 따라 위치하며, 본드 패드(106)는 스크라이브 라인(40)근방에 위치한다. 상호 연결부(104)는 본드 패드(106)를 구성 요소부(304)내의 구성 요소들에 전기 접속시킨다. 특정 실시예에 있어서, 과다한 리프팅력이 본드 패드(106)의 스크라이브 라인 측부 근방에 발생한다. 따라서, 본드 패드 개구부(62)는 스크라이브 라인(40)으로부터 부가로 형성된다. 비대칭 본드 패드 개구부와 함께 반도체 디바이스를 형성하는 방법은 이하에서 더욱 상세히 설명된다.
상기 구성 요소 단면부내의 구성 요소들은 진행 시컨스의 초기 진행 단계시 형성된다. 제 4 도에 있어서, 필드 절연 영역(32) 및 트랜지스터(34)는 반도체 기판(30)위에 형성된다. 상기 트랜지스터(34)는 디바이스의 구성 요소 단면부내의 구성 요소이다. 상기 구성 요소 단면부는 다른 트랜지스터, 레지스터 및 커패시터들을 포함하나, 제 4 도에는 도시되어 있지 않다. 상기 트랜지스터(34)는 소스 영역(344), 드레인 영역(342), 게이트 절연 층(346) 및 게이트 전극(348)을 포함한다. 절연층(36)은 필드 절연 영역(32) 및 트랜지스터(34)위에 형성되며, 비도핑된 산화물, 포스포실리케이트 유리(PSG) 및 보로포스포실리케이트 유리(BPSG)등을 포함한다.
접촉 개구부는 절연 층(36)을 통해 형성되며, 접촉 플러그(38)는 상기 접촉 개구부내에 형성된다. 설명되어 있지는 않으나, 일반적으로 접촉 플러그(38)는 점착 층, 방벽 층 및 플러그 필 층을 포함한다. 상기 3 개의 층을 위해 다양한 물질이 사용될 수 있다. 한가지 특정 실시예에 있어서, 상기 점착 층은 티탄을 포함하며, 방벽 층은 질화티탄을 포함하며, 플러그 필 층은 텅스텐을 포함한다.
전도 층은 접촉 플러그(38)위에 형성되고 패턴화된다. 전도성 부재(39)는 하부 층(391), 금속 층(392) 및 반사 방지 코팅부(393)를 포함한다. 상기 층들(391 내지 393)은 일반적으로 화학적 기상 증착법 또는 스퍼터 증착법에 의해 형성된다. 상기 하부 층(391)은 점착 층 및 방벽 층을 포함한다. 물질에 관하여는, 상기 하부 층(391)은 내화성 금속, 내화성 금속 규화물 또는 내화성 금속 질화물을 갖는다. 상기 하부 층(391)내에 내화성 금속 물질이 존재하므로써, 그들이 경화되고 용이하게 절곡되지 않으며 또한 금이 가거나 분쇄되기 쉬우므로 본드 패드 리프팅에 대해 중요한 인자로 평가된다.
상기 금속 층(392)은 알루미늄 및 구리등을 포함하며, 반사 방지 코팅부(393)는 질화티탄 및 질화규소등을 포함한다. 상기 특정 실시예에 있어서,상기 하부 층(391)은 티탄 점착 층 및 질화티탄 방벽 층을 포함한다. 상기 금속 층(392)은 알루미늄을 포함하며, 반사 방지 코팅부(393)는 질화티탄을 포함한다.
제 5 도는 이 시점에서 진행중인 장치의 일부에 대한 평면도이다. 간략화를 위하여, 절연 층(36)은 본 명세서의 어떠한 평면도내에도 설명하지 않았다. 소스 영역(344), 드레인 영역(342) 및 게이트 전극(348)은 제 5 도의 우측 근방에 위치한다. 상기 전도성 부재(39)는 상호 연결부(395) 및 본드 패드(394)를 포함한다. 상기 접촉 플러그(38)는 사각형내의 "X"로서 도시하였다.
상기 스크라이브 라인(40)은 제 5 도의 좌측 근방에 도시되어 있다. 본드 패드(394)는 다이오드 및 전도성 단면부(398)를 포함하는 입력 보호 단면부(396)를 가지며, 상기 전도성 단면부는 입력 보호 단면부(396)의 일부가 아닌 본드 패드(394)의 일부이다. 만약 입력 보호 단면부(396)가 없을 경우, 상기 본드 패드 및 전도성 단면부는 같아진다. 제 3 도에 있어서, 입력 보호 단면부를 갖지 않으므로 상기 본드 패드(106)는 또한 전도성 단면부이다.
부동태화 층(52)은 제 6 도에 도시된 바와 같이 절연 층(36) 및 반사 방지 코팅부(393)위에 형성된다. 상기 부동태화 층은 질화물, 산화물 및 옥시니트라이드등과 같은 하나 이상의 물질을 포함한다. 일반적으로 상기 부동태화 층은 270 내지 420 ℃ 의 온도 범위에서, 특히 450 ℃ 를 넘지 않는 범위내에서 화학적 기상 증착법에 의해 형성된다. 하나의 특정 실시예에 있어서, 상기 부동태화 층(52)은 PSG 층 및 플라즈마 강화된 질화물 층을 포함한다.
본드 패드 개구부(62)는 제 7 도에 도시된 바와 같이 부동태화 층(52)의 일부를 통해 에칭되므로써 형성된다. 상기 에칭으로 인해 본드 패드 개구부(62) 아래에 놓인 금속 층(392)의 일부를 노출하기 위하여 반사 방지 코팅부(393)의 일부가 제거된다. 제 7 도에 도시된 바와 같이, 상기 본드 패드 개구부(62)는 상기 층들(391 내지 393)위로 센터링되지 않는다. 상기 본드 패드 개구부(62)는 트랜지스터(34)를 향해 오프셋된다.
제 8 도는 이 시점에서 진행중인 디바이스에 대한 평면도를 도시하고 있다. 부동태화 층(52)은, 모든 디바이스를 개구부(62)보다도 스크라이브 라인(40)의 우측에 위치시킨다. 상기 부동태화 층(52)은 제 8 도내에 일체화되지 않으며 따라서 디바이스의 여러 요소들 사이의 위치 관계가 쉽게 도시되어 있지 않다.
참고 부호 64, 66, 68 및 69 는 부동태화 층(52)에 의해 덮인 본드 패드(394)의 전도성 단면부(398)의 부위들이며, 제 8 도의 화살표로 도시하였다. 스크라이브 라인부(64)는 스크라이브 라인(40)에 근접 위치되고, 구성부(66)는 스크라이브 라인(40)으로부터 가장 떨어져 위치한다. 측부(68, 69)는 상기 부위(64, 66)에 인접하거나 또는 본드 패드 개구부(62)의 대향측부에 인접 위치한다.
한 특정 실시예에 있어서, 상기 본드 패드 개구부(62)는 약 90 x 90 미크론(3.5 x 3.5 밀)이다. 상기 스크라이브 라인부(64)의 폭은 약 30 미크론(1.2 밀)이며, 구성부(66)는 약 3 미크론(0.1 밀)의 폭을 가지며, 측부(68, 69)는 약 10 미크론(0.4 밀)의 폭을 갖는다. 상기 스크라이브 라인부(64)는 가장 넓은 폭을 가지며, 구성부(66)는 가장 좁은 폭을 갖는다. 일반적으로, 상기 스크라이브 라인부(64)는 구성부(66)보다 2 내지 20 배 넓은 범위를 갖는다. 상기 측부(68,69)는 구성부(66)보다 1.5 내지 10 배 넓은 범위를 갖는다. 비록 상기 부위(68, 69)가 동일 폭을 갖는 것으로 도시되었을 지라도, 실제로는 다른 폭을 가질 수 있다. 그러나 상기 부위(68, 69)는 다른 부위(64 및 66)의 폭 사이의 폭을 갖는다.
본드 패드 개구부(62)의 형성 후에, 와이어(82)는 제 9 도에 도시된 바와 같은 본드 패드(394)의 전도성 단면부(398)에 접착된다. 상기 디바이스에 접착된 본드 패드의 일부는 기저부(822)를 형성한다. 제 10 도는 이 시점에서 진행중인 디바이스의 단면도를 포함한다. 상기 와이어(82)는 금속 층(392)에 직접 접착된다.
본 실시예에 있어서, 소위 "알루미늄 웨지"라 불리우는 마모형 본딩이 사용된다. 본딩 단계가 진행되는 동안, 부동태화 층(52)의 좁은 부위는 제거되고, 일부 파단면(92)은 제 10 도에 도시된 바와 같이 형성된다. 이러한 손상은 일반적으로 상기 와이어나 또는 본더가 와이어 본딩 단계시 부동태화 층(52)과 접촉할때 발생한다. 상기 파단면(92)이 그의 측부를 따라 형성되는 대신 본드 패드(394)위에 형성되는 것을 주목할 필요가 있다. 따라서, 파단면(92)은, 본드 패드(394)의 측부 근방에 형성되지 않으므로 층들(36 및 391) 사이의 접촉면에 따른 증식이 감소된다. 본딩 단계의 진행중 또는 진행 후에 본드 패드를 리프트할 수 있는 기회는 감소된다.
제 4 도 내지 제 10 도는 본드 패드중의 하나에 대한 형성을 도시하고 있다. 디바이스에 있어서의 다른 본드 패드도 유사하다. 제 3 도에 있어서, 디바이스의 대향 측부상의 본드 패드 래이 아웃은 서로 거울상을 갖는다. 상기 부동태화 층에 의해 덮인 본드 패드(106)의 스크라이브 라인부는 본드 패드(106)의 구성부보다 넓다.
또다른 실시예에 있어서, 본드 패드는 제 11 도에 도시된 바와 같이 하나 이상의 스크라이브 라인(40) 근방에 형성된다. 이러한 특정 실시예에 있어서, 본드 패드(106) 및 상호 연결부(104)를 포함하는 전도성 부재(102)가 존재한다. 상기 본드 패드(106)는 입력 보호 단면부를 포함하지 않으며, 따라서 상기 본드 패드(106) 및 전도성 단면부는 동일하다.
부동태화 층은 전도성 부재(102)위에 형성된 후, 제 11 도에 도시된 바와 같이 본드 패드 개구부(108)를 형성하기 위해 패턴화된다. 제 8 도와 유사하게, 상기 부동태화 층은 스크라이브 라인(40) 및 본드 패드 개구부(108)를 제외한 디바이스 전체를 커버한다. 상기 본드 패드(106)는 부동태화 층에 의해 덮인 4 개의 부위를 갖는다. 스크라이브 라인부(114)는 스크라이브 라인(40)에 인접 위치하며, 각각의 측부(118)는 스크라이브 라인부(114)의 하나에 인접해 있다. 이와 같은 특정 실시예에 있어서, 각각의 스크라이브 라인부(114)는 약 30 미크론(1.25 밀)의 폭을 가지며, 각각의 측부(118)는 약 10 미크론(0.4 밀)의 폭을 가진다. 각각의 부위(114)는 일반적으로 각각의 상기 부위(118)보다 1.5 내지 20 배 넓은 범위를 갖는다. 상기 본딩 와이어(82) 및 그의 기저부(822)는 본드 패드(106)에 대해 반드시 대각으로 교차하도록 형성된다.
도시되지 않은 또다른 실시예에 있어서, 일반적으로 본드 패드는 타원형이며, 본드 패드 개구부는 원형이다. 상기 원형 본드 패드 개구부는 상기 실시예들과 유사하게 오프셋될 수 있다. 사각, 장방형, 타원형 및 원형이 조합된 다른 본드 패드 및 본드 패드 개구부의 사용도 가능하다. 그외의 기하학적 형상도 또한 사용될 수 있다.
또다른 실시예에 있어서, 다른 본딩 방법들이 사용된다. 예를들어, 금 볼 본딩(gold ball bonding)이 사용되나, 이는 스크라이브 라인 측부 대신 본드 패드(394)의 구성 요소 측부로부터 리프팅되는 경향을 갖는다. 이러한 실시예에 있어서, 스크라이브 라인부(64) 및 구성부의 폭은 상술된 실시예와 비교하여 반대로 된다. 반도체 디바이스용 와이어를 형성하기 위해 사용된 와이어 및 와이어 본딩 방법은 마모형 방법을 사용하는 방식중의 하나를 채택한 본드 패드 자체에 대항하여 와이어를 마찰시키는 방식이다.
또다른 실시예에 있어서, 상기 본드 패드는 디바이스의 중심 스트립을 따라 위치한다. 이들 장치는 패키지의 리드 프레임을 향하거나 또는 그로부터 이격 위치되는 리프팅 문제점에 여전히 노출되어 있다. 비대칭 본드 패드 개구부가 이러한 형태의 패키지에 사용될 수 있다.
장점
본 발명에 의한 실시예는 본드 패드 및 본드 패드에 대한 와이어가 본드 패드 리프팅 또는 오염 유출의 위험이 감소된 상태로 형성될 수 있게 한다. 상기 본드 패드는 부동태화 층이 가장 리프트되기 쉬운 본드 패드의 측부 근방의 본드 패드 이상에 걸쳐 위치하도록 형성된다. 특히, 상기 부동태화 층은 부동태화 층내의 파단면 또는 기타 손상부가 내화성 금속 수용 층 및 절연 층 사이의 교차면을 따라 증식되지 않도록 충분한 크기를 갖는다. 또한 본드 패드 측부의 부동태화 층은 거의 제거되지 않는다. 만약 스크라이브 라인에 근접한 본드 패드의 측부가 더욱 리프팅될 경우, 상기 부동태화 층은 스크라이브 라인 근방의 본드 패드 이상에 걸쳐 위치하며, 만약 상기 구성 요소에 근접한 본드 패드의 측부가 더욱 리프팅될 경우, 상기 부동태화 층은 구성 요소 근방의 본드 패드 이상에 걸쳐 위치한다.
상기 부동태화 층이 본드 패드의 측부를 따라 분쇄 또는 제거되지 않으므로 오염 문제는 감소된다. 물, 수소 및 이동 이온 오염등에 대한 신뢰성 문제는 개선된다.
본 발명의 이행은 비교적 단순하다. 본드 패드, 패드 개구부 또는 양자를 형성하기 위해 사용된 마스크는 오프셋 본드 패드 개구부를 구비한 본프 패드를 허용하도록 조절된다. 한 실시예에 있어서, 상기 본드 패드는 크게 제조되며, 본드 패드 개구부는 작은 크기로 유지시킨다. 마스크 작업 단계를 포함한 부가의 처리 단계는 불필요하다. 또한, "초강력 접착제"점착 층과 같은 진기한 물질 또는 한계 처리 단계는 사용되거나 발전시킬 필요가 없다. 본 발명은 현존 처리 유량(existing process flow)내에 용이하게 일체화된다.
상술된 상세한 설명에 있어서, 본 발명은 특정 실시예를 기초로 서술되었다. 그러나 첨부된 청구 범위에서 개시하고 있는 바와 같은 본 발명의 범위를 벗어나지 않는 한도내에서 다양한 변경 및 변화가 가능함을 밝혀둔다. 따라서 상기 명세서 및 도면은 제한적 의도를 갖기 보다는 단지 설명을 위한 것임을 명백히 한다.
제 1 도는 본드 패드 구조체의 평면도.
제 2 도는 와이어 본딩 작업시, 제 1 도의 본드 패드 구조체의 일부를 도시한 단면도.
제 3 도는 스크라이브 라인, 본드 패드 및 본드 패드 개구부를 포함하는 반도체 디바이스의 설명도.
제 4 도는 트랜지스터 및 전도성 부재를 포함하는 반도체 기판의 일부를 도시한 단면도.
제 5 도는 본드 패드 및 상호 연결부를 설명하는 제 4 도의 기판에 대한 평면도.
제 6 도는 부동태화 층을 형성한 후의 제 5 도의 기판에 대한 단면도.
제 7 도는 본드 패드 개구부를 형성한 후의 제 6 도의 기판에 대한 단면도.
제 8 도는 본드 패드 개구부의 위치를 설명하는 제 7 도의 기판에 대한 평면도.
제 9 도는 와이어 본드를 본드 패드에 형성한 후의 제 8 도의 기판에 대한 평면도.
제 10 도는 본드 패드 개구부내의 와이어에 대한 단면도.
제 11 도는 2 개의 스크라이브 라인의 교차부 근방의 본드 패드 구조체에 대한 평면도.
♣ 도면의 주요부분에 대한 부호의 설명 ♣
16, 52 : 부동태화 층 20, 30 : 기판
40 : 스크라이브 라인 62, 108 : 본드 패드 개구부
106, 394 : 본드 패드 398 : 전도성 단면부

Claims (5)

  1. 기판(30)과; 상호 연결부(104)와; 전도성 단면부(398)를 갖는 본드 패드(394); 및 본드 패드 개구부(62)를 구비한 부동태화 층(passivation layer: 52)을 포함하며,
    상기 본드 패드(394)는 기판(30) 위에 위치하고,
    상기 본드 패드 개구부(62)는 본드 패드(394) 위에 위치하고,
    상기 부동태화 층(52)은 전도성 단면부(398)의 제 1 부위(64) 및 제 2 부위(66) 위에 위치하고,
    상기 전도성 단면부(398)의 제 2 부위(66)는 상호 연결부(395)에 인접하게 위치하고,
    상기 전도성 단면부(398)의 제 1 부위(64)는 상기 제 2 부위(66)와 비교하여 상호 연결부(395)로부터 더 멀리 떨어져 위치하고, 또한
    상기 제 1 부위(64)는 상기 제 2 부위(66)보다 넓으며, 와이어가 본드 패드에 접착되어 상기 제 1 부위 위로 연장하는 것을 특징으로 하는 반도체 디바이스 (300).
  2. 기판(30)과; 상ㅎ 연결부(104)와; 전도성 단면부(398)를 갖는 본드 패드(394); 및 본드 패드 개구부(62)를 구비한 부동태화 층(52)을 포함하며,
    상기 본드 패드(394)는 기판(30) 위에 위치하며, 내화성 금속, 내화성 규화금속 또는 내화성 질화 금속을 포함하고,
    상기 본드 패드 개구부(62)는 본드 패드(394) 위에 위치하고,
    상기 부동태화 층(52)은 전도성 단면부(398)의 제 1 부위(64) 및 제 2 부위(66) 위에 위치하고,
    상기 전도성 단면부(398)의 제 2 부위(66)는 상호 연결부(395)에 인접하게 위치하고,
    상기 전도성 단면부(398)의 제 1 부위(64)는 상기 제 2 부위(66)와 비교하여 상호 연결부(395)로부터 더 멀리 떨어져 위치하고, 또한
    상기 제 1 부위(64)는 상기 제 2 부위(66)보다 넓으며, 와이어가 본드 패드에 접착되어 상기 제 1 부위 위로 연장하는 것을 특징으로 하는 반도체 디바이스(300).
  3. 기판(30)과; 제 1 상호 연결부(104) 및 제 2 상호 연결부(104)와; 제 1 전도성 단면부(398)를 구비한 제 1 본드 패드(106)와 제 2 전도성 단면부(398)를 구비한 제 2 본드 패드(106); 및 제 1 본드 패드 개구부(62) 및 제 2 본드 패드 개구부(62)를 구비하는 부동태화 층(52)을 포함하며,
    상기 제 1 및 제 2 본드 패드(106)는 기판(30) 위에 위치하고,
    상기 제 1 본드 패드(106)는 제 1 상호 연결부(104)에 인접하게 위치하고,
    상기 제 2 본드 패드(106)는 제 2 상호 연결부(104)에 인접하게 위치하고,
    상기 제 1 본드 패드 개구부(62)는 제 1 본드 패드(106) 위에 위치하고,
    상기 제 2 본드 패드 개구부(62)는 제 2 본드 패드(106) 위에 위치하고,
    상기 부동태화 층(52)은 제 1 및 제 2 전도성 단면부(398)의 제 1 및 제 2 부위(64 및 66) 위에 위치하고,
    상기 제 1 전도성 단면부(398)의 제 2 부위(66)는 제 1 상호 연결부(104)에 인접하게 위치하고,
    상기 제 1 전도성 단면부(398)의 제 1 부위(64)는 제 1 전도성 단면부(398)의 제 2 부위(66)와 비교하여 제 1 상호 연결부(104)로부터 더 멀리 떨어져 위치하고,
    상기 제 2 전도성 단면부(398)의 제 2 부위(66)는 제 2 상호 연결부(104)에 인접하게 위치하고,
    상기 제 2 전도성 단면부(398)의 제 1 부위(64)는 제 2 전도성 단면부(398)의 제 2 부위(66)와 비교하여 제 2 상호 연결부(104)로부터 더 멀리 떨어져 위치하고,
    상기 제 1 본드 패드(62)는 제 2 본드 패드(62)와 비교하여 반도체 디바이스(300)의 제 1 측부에 근접하게 위치하고,
    상기 제 2 본드 패드(62)는 제 1 본드 패드(62)와 비교하여 제 1 측부와 대향하는 반도체 디바이스(300)의 제 2 측부에 근접하게 위치하고, 또한
    상기 각각의 제 1 부위(64)는 각각의 제 2 부위(66)보다 넓은 것을 특징으로 하는 반도체 디바이스(300).
  4. 기판(30)과; 제 1 상호 연결부(104) 및 제 2 상호 연결부 (104)와; 제 1 전도성 단면부(398)를 구비한 제 1 본드 패드 (106)와 제 2 전도성 단면부(398)를 구비한 제 2 본드 패드(106); 및 제 1 본드 패드 개구부(62) 및 제 2 본드 패드 개구부(62)를 구비하는 부동태화 층(52)을 포함하며,
    상기 제 1 및 제 2 본드 패드(106)는 기판(30) 위에 위치하고,
    상기 제 1 본드 패드(106)는 제 1 상호 연결부(104)에 인접하게 위치하고,
    상기 제 2 본드 패드(106)는 제 2 상호 연결부(104)에 인접하게 위치하고,
    상기 제 1 및 제 2 본드 패드(106)는 내화성 금속, 내화성 규화 금속 또는 내화성 질화 금속을 포함하고,
    상기 제 1 본드 패드 개구부(62)는 제 1 본드 패드(106) 위에 위치하고,
    상기 제 2 본드 패드 개구부(62)는 제 2 본드 패드(106) 위에 위치하고,
    상기 부동태화 층(52)은 제 1 및 제 2 전도성 단면부(398)의 제 1 및 제 2 부위(64 및 66) 위에 위치하고,
    상기 제 1 전도성 단면부(398)의 제 2 부위(66)는 제 1 상호 연결부(104)에 인접하게 위치하고,
    상기 제 1 전도성 단면부(398)의 제 1 부위(64)는 제 1 전도성 단면부(398)의 제 2 부위(66)와 비교하여 제 1 상호 연결부(104)로부터 더 멀리 떨어져 위치하고,
    상기 제 2 전도성 단면부(398)의 제 2 부위(66)는 제 2 상호 연결부(104)에 인접하게 위치하고,
    상기 제 2 전도성 단면부(398)의 제 1 부위(64)는 제 2 전도성 단면부(398)의 제 2 부위(66)와 비교하여 제 2 상호 연결부(104)로부터 더 멀리 떨어져 위치하고,
    상기 제 1 본드 패드(62)는 제 2 본드 패드(62)와 비교하여 반도체 디바이스(300)의 제 1 측부에 근접하게 위치하고,
    상기 제 2 본드 패드(62)는 제 1 본드 패드(62)와 비교하여 제 1 측부와 대향하는 반도체 디바이스(300)의 제 2 측부에 근접하게 위치하고, 또한
    상기 각각의 제 1 부위(64)는 각각의 제 2 부위(66)보다 넓은 것을 특징으로 하는 반도체 디바이스(300).
  5. 반도체 디바이스(300)의 대향 측부상에 위치한 제 1 스크라이브 라인(40) 및 제 2 스크라이브 라인(40)과; 기판(30)과; 제 1 전도성 단면부(398)를 구비한 제 1 본드 패드 (106)와 제 2 전도성 단면부(398)를 구비하는 제 2 본드 패드(106); 및 제 1 본드 패드 개구부(62) 및 제 2 본드 패드 개구부(62)를 구비하는 부동태화 층(52)을 포함하며,
    상기 제 1 및 제 2 본드 패드(106)는 기판(30) 위에 위치하고,
    상기 제 1 본드 패드(106)는 제 2 본드 패드(106)와 비교하여 제 1 스크라이브 라인(40)에 인접하게 위치하고,
    상기 제 2 본드 패드(106)는 제 1 본드 패드(106)와 비교하여 제 2 스크라이브 라인(40)에 인접하게 위치하고,
    상기 제 1 본드 패드 개구부(62)는 제 1 본드 패드(106) 위에 위치하고,
    상기 제 2 본드 패드 개구부(62)는 제 2 본드 패드(106) 위에 위치하고,
    상기 부동태화 층(52)은 제 1 및 제 2 전도성 단면부(398)의 제 1 부위(64), 제 2 부위(66), 제 3 부위(68) 및 제 4 부위(69) 위에 위치하고,
    상기 제 1 전도성 단면부(398)에 대하여; 상기 제 1 및 제 2 부위(64, 66)는 제 1 본드 패드 개구부(62)의 대향 측부에 인접하게 위치하며, 제 3 및 제 4 부위(68, 69)는 제 1 본드 패드 개구부(62)의 대향 측부와 제 1 및 제 2 부위(64, 66)에 인접하게 위치하고,
    상기 제 2 전도성 단면부(398)에 대하여; 상기 제 1 및 제 2 부위(64, 66)는 제 1 본드 패드 개구부(62)의 대향 측부에 인접하게 위치하며, 제 3 및 제 4 부위(68, 69)는 제 2 본드 패드 개구부(62)의 대향 측부와 제 1 및 제 2 부위(64, 66)에 인접하게 위치하고,
    상기 제 1 부위(64)는 가장 폭이 넓으며, 제 2 부위는 가장 폭이 좁으며, 제 3 및 제 4 부위(68, 69)는 제 1 및 제 2 부위(64, 66)의 폭 사이의 값을 갖는 것을 특징으로 하는 반도체 디바이스(300).
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661082A (en) * 1995-01-20 1997-08-26 Motorola, Inc. Process for forming a semiconductor device having a bond pad
JP3362545B2 (ja) * 1995-03-09 2003-01-07 ソニー株式会社 半導体装置の製造方法
US5793104A (en) * 1996-02-29 1998-08-11 Lsi Logic Corporation Apparatus for forming electrical connections between a semiconductor die and a semiconductor package
US5756396A (en) * 1996-05-06 1998-05-26 Taiwan Semiconductor Manufacturing Company Ltd Method of making a multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect
US5930666A (en) * 1997-10-09 1999-07-27 Astralux, Incorporated Method and apparatus for packaging high temperature solid state electronic devices
US6008532A (en) * 1997-10-23 1999-12-28 Lsi Logic Corporation Integrated circuit package having bond fingers with alternate bonding areas
JP3603296B2 (ja) * 1997-11-11 2004-12-22 ソニー株式会社 半導体装置の製造方法
JP3276003B2 (ja) * 1997-12-15 2002-04-22 日本電気株式会社 半導体集積回路装置およびそのレイアウト方法
US6143638A (en) 1997-12-31 2000-11-07 Intel Corporation Passivation structure and its method of fabrication
US6875681B1 (en) * 1997-12-31 2005-04-05 Intel Corporation Wafer passivation structure and method of fabrication
JPH11261010A (ja) 1998-03-13 1999-09-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
DE19820816B4 (de) * 1998-05-09 2006-05-11 Robert Bosch Gmbh Bondpadstruktur und entsprechendes Herstellungsverfahren
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
JP2000183104A (ja) * 1998-12-15 2000-06-30 Texas Instr Inc <Ti> 集積回路上でボンディングするためのシステム及び方法
US6372621B1 (en) * 1999-04-19 2002-04-16 United Microelectronics Corp. Method of forming a bonding pad on a semiconductor chip
US6391758B1 (en) * 2000-03-14 2002-05-21 Siliconware Precision Industries Co., Ltd. Method of forming solder areas over a lead frame
US6373137B1 (en) * 2000-03-21 2002-04-16 Micron Technology, Inc. Copper interconnect for an integrated circuit and methods for its fabrication
JP3425927B2 (ja) * 2000-05-16 2003-07-14 九州日本電気株式会社 半導体装置の製造方法
KR100550380B1 (ko) 2003-06-24 2006-02-09 동부아남반도체 주식회사 반도체 소자의 금속배선 형성 방법
US7282380B2 (en) * 2004-03-25 2007-10-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7226857B2 (en) 2004-07-30 2007-06-05 Micron Technology, Inc. Front-end processing of nickel plated bond pads
US7875546B1 (en) * 2006-09-01 2011-01-25 National Semiconductor Corporation System and method for preventing metal corrosion on bond pads
US20140061910A1 (en) * 2012-08-31 2014-03-06 Chu-Chung Lee Semiconductor device structures and methods for copper bond pads
JP6215755B2 (ja) 2014-04-14 2017-10-18 ルネサスエレクトロニクス株式会社 半導体装置
US10269743B2 (en) * 2016-01-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US10366958B2 (en) * 2017-12-28 2019-07-30 Texas Instruments Incorporated Wire bonding between isolation capacitors for multichip modules
DE102018105462A1 (de) * 2018-03-09 2019-09-12 Infineon Technologies Ag Halbleitervorrichtung, die ein bondpad und einen bonddraht oder -clip enthält
JP6677832B2 (ja) * 2019-01-28 2020-04-08 ルネサスエレクトロニクス株式会社 半導体チップ
JP7165694B2 (ja) * 2020-03-13 2022-11-04 ルネサスエレクトロニクス株式会社 半導体チップ

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4355456A (en) * 1980-03-07 1982-10-26 General Dynamics, Pomona Division Process of fabricating a Schottky barrier photovoltaic detector
JPS62134953A (ja) * 1985-12-06 1987-06-18 Nec Corp 半導体装置
US4949150A (en) * 1986-04-17 1990-08-14 Exar Corporation Programmable bonding pad with sandwiched silicon oxide and silicon nitride layers
FR2604029B1 (fr) * 1986-09-16 1994-08-05 Toshiba Kk Puce de circuit integre possedant des bornes de sortie ameliorees
JPH0727921B2 (ja) * 1987-07-31 1995-03-29 日本電気株式会社 半導体装置の製造方法
JPS6461934A (en) * 1987-09-02 1989-03-08 Nippon Denso Co Semiconductor device and manufacture thereof
JPH077783B2 (ja) * 1988-03-18 1995-01-30 株式会社東芝 電気的接続部に銅もしくは銅合金製金属細線を配置する半導体装置
US5061985A (en) * 1988-06-13 1991-10-29 Hitachi, Ltd. Semiconductor integrated circuit device and process for producing the same
JPH0244745A (ja) * 1988-08-05 1990-02-14 Sharp Corp ワイヤボンディング方法
JPH0260171A (ja) * 1988-08-26 1990-02-28 Mitsubishi Electric Corp 太陽電池
DE3905646C1 (ko) * 1989-02-24 1990-08-02 Wersi Gmbh & Co, 5401 Halsenbach, De
JPH02237135A (ja) * 1989-03-10 1990-09-19 Fujitsu Ltd 半導体装置の製造方法
US4916519A (en) * 1989-05-30 1990-04-10 International Business Machines Corporation Semiconductor package
JPH07111971B2 (ja) * 1989-10-11 1995-11-29 三菱電機株式会社 集積回路装置の製造方法
JPH03254137A (ja) * 1990-03-05 1991-11-13 Toshiba Corp 半導体集積回路装置
JPH04334034A (ja) * 1991-05-09 1992-11-20 Fujitsu Ltd ワイヤボンディング方法
JPH04346231A (ja) * 1991-05-23 1992-12-02 Canon Inc 半導体装置の製造方法
JPH05283467A (ja) * 1992-03-30 1993-10-29 Nec Corp 半導体集積回路装置
JP3572628B2 (ja) * 1992-06-03 2004-10-06 セイコーエプソン株式会社 半導体装置及びその製造方法
US5404047A (en) * 1992-07-17 1995-04-04 Lsi Logic Corporation Semiconductor die having a high density array of composite bond pads
US5561082A (en) * 1992-07-31 1996-10-01 Kabushiki Kaisha Toshiba Method for forming an electrode and/or wiring layer by reducing copper oxide or silver oxide
JPH0685161A (ja) * 1992-09-07 1994-03-25 Hitachi Ltd 高密度実装型半導体装置
JPH06268108A (ja) * 1992-09-14 1994-09-22 Dow Corning Corp ハーメチックシール集積回路
JP2596331B2 (ja) * 1993-09-08 1997-04-02 日本電気株式会社 半導体装置およびその製造方法
JPH07130788A (ja) * 1993-09-09 1995-05-19 Mitsubishi Electric Corp 半導体集積回路装置
JP3432284B2 (ja) * 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
JPH08125180A (ja) * 1994-10-25 1996-05-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5661082A (en) * 1995-01-20 1997-08-26 Motorola, Inc. Process for forming a semiconductor device having a bond pad
JPH08222657A (ja) * 1995-02-17 1996-08-30 Hitachi Ltd 半導体集積回路装置
US5742100A (en) * 1995-03-27 1998-04-21 Motorola, Inc. Structure having flip-chip connected substrates
US5612570A (en) * 1995-04-13 1997-03-18 Dense-Pac Microsystems, Inc. Chip stack and method of making same
US5641978A (en) * 1995-07-07 1997-06-24 Intel Corporation Input/output buffer layout having overlapping buffers for reducing die area of pad-limited integrated circuit
US5644166A (en) * 1995-07-17 1997-07-01 Micron Technology, Inc. Sacrificial CVD germanium layer for formation of high aspect ratio submicron VLSI contacts
US5652467A (en) * 1995-07-27 1997-07-29 Hitachi, Ltd. Semiconductor device and package structure therefore and power inverter having semiconductor device
US5637920A (en) * 1995-10-04 1997-06-10 Lsi Logic Corporation High contact density ball grid array package for flip-chips
US5712508A (en) * 1995-12-05 1998-01-27 Integrated Device Technology, Inc. Strapping via for interconnecting integrated circuit structures
US5608245A (en) * 1995-12-21 1997-03-04 Xerox Corporation Array on substrate with repair line crossing lines in the array
JP3863213B2 (ja) * 1996-03-27 2006-12-27 株式会社ルネサステクノロジ 半導体装置

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