KR20040059730A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 TMOS 제조 후에 드레인 단자를 연결하기 위한 금속화 공정에서 메탈과 서브와의 접착성을 높일 수 있도록한 반도체 소자의 제조 방법에 관한 것으로, 실리콘 공정 및 패시베이션막 형성 공정을 진행하는 단계를 완료하고 웨이퍼 백사이드의 금속화 공정을, 웨이퍼 백 그라인드(back grind) 공정을 진행하고 스트레스를 완화시키기 위한 습식 식각 공정을 진행하는 단계;금속화를 위한 제 1 금속층을 형성하고 제 1 금속층을 실리사이드화 하는 단계;제 2 금속층을 형성하고 에이징하는 단계;칩 개별화를 위한 소잉(sawing) 공정을 진행하여 패키징하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method for fabricating of semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 구체적으로 TMOS 제조후에 드레인 단자를 연결하기 위한 금속화 공정에서 메탈과 서브와의 접착성을 높일 수 있도록한 반도체 소자의 제조 방법에 관한 것이다.
개별 반도체칩을 기판 또는 다른 반도체 칩에 접착하는 방법으로 레진 또는 페이스트(paste)를 이용한 방법이 알려져 있다.
이러한 반도체 칩의 접착 방법은 통상 상기 기판 등에 일정량의 레진 등을 도포한 후 일정 온도 및 압력하에서 상기 반도체 칩을 접착하는 방법이다.
그러나 상기와 같이 레진을 이용하여 반도체 칩을 기판 등에 접착하는 경우에는 상기 레진이 반도체 칩의 접착 영역 외측으로 흘러나가는 레진 블리드 아웃(bleed out) 현상이 빈번히 발생하고, 또한 반도체 칩이 기판상에서 단차를 가지며 접착되거나 또는 기울어진 채 접착되는 틸트(titlt) 현상이 발생하는 문제점이 있다.
현재 반도체 칩을 매우 얇게 패키징하기 위한 기술로 백그라인딩(back grinding)기술이 알려져 있다.
이 기술은 통상 웨이퍼에서 낱개로 분리된 반도체 칩의 후면, 즉 패턴이 형성되지 않은 면을 레이저, 에칭 또는 기계적 그라인딩 방법에 의해 일정 부분을 깍아 낸 상태에서 나머지 제조 공정인 금속화 공정을 진행하고 기판에의 부착하는 기술이다.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 방법에 관하여 설명한다.
도 1은 종래 기술의 반도체 소자의 구조 단면도이고, 도 2는 종래 기술의 반도체 소자의 백 메탈층의 박리 현상을 나타낸 SEM 사진이다.
종래 기술에서는 실리콘 프로세싱 완료후에 PKG 공정을 진행하기 전에 웨이퍼 백 사이드의 금속화(metalization) 공정을 진행한다.
통상적으로 실리콘 프로세싱을 완료하게 되면 도 1에서와 같이, 반도체 기판(1)에 형성되는 에피택셜층(2)과, 소자 격리 영역에 형성되는 필드 산화막(7)과, 필드 산화막(7)에 의해 정의되는 액티브 영역에 형성되는 웰 영역(5)과, 에피택셜층(2)의 표면에 형성되는 게이트 산화막(3)과, 게이트 산화막(3)상에 적층 형성되는 게이트 전극(8),게이트 캡 나이트라이드층(9),게이트 캡 산화막(10)과, 게이트 전극(8)의 양측 에피택셜층(2)내에 형성되는 불순물 영역들(4)(6)을 포함하고 칩 영역이 구성된다.
이와 같이 실리콘 공정 및 패시베이션막 형성 공정을 진행하고 PKG를 위한 웨이퍼 백사이드의 금속화 공정을 진행한다.
종래 기술에서는 먼저, 200㎛ 정도의 두께로 백 그라인드(back grind) 공정을 진행한다.
그리고 습식으로 백 그라인드 공정에서의 스트레스를 완화시키기 위한 식각 공정을 진행한다.(stress relife etch)
이어, 2000Å 두께의 Ti를 화학 기상 증착법으로 증착하고 3000Å 두께의 Ni층을 형성한다.
그리고 8000Å 두께의 Ag를 증착하고 칩 개별화를 위한 소잉(sawing) 공정을 진행하고 패키지 공정을 진행한다.
그러나 이와 같은 종래 기술의 반도체 소자의 제조 공정은 다음과 같은 문제점이 있다.
금속화를 위한 Ti와 웨이퍼와의 접착 불량에 의해 소잉(sawing) 공정시에 도 1의 (가)부분의 SEM 사진을 나타낸 도 2에서와 같이 백 메탈(back metal)의 박리(peel-off)가 발생한다.
또한, Ti와 Ni 역시 접착 불량으로 박리(peel-off)가 발생한다.
이와 같은 불량으로 금속을 증착하기 위한 방식중에 스퍼터(sputter) 방식의 사용이 불가하고 기상 증착 장비만으로 장비 사용이 제한되어 생산성이 저하된다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 웨이퍼 백 사이드 금속화 공정의 문제를 해결하기 위하여 안출한 것으로, TMOS 제조후에 드레인 단자를 연결하기 위한 금속화 공정에서 메탈과 서브와의 접착성을 높일 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 소자의 구조 단면도
도 2는 종래 기술의 반도체 소자의 백 메탈층의 박리 현상을 나타낸 SEM 사진
도 3은 본 발명에 따른 반도체 소자의 구조 단면도
도 4는 본 발명에 따른 반도체 소자의 백 메탈층의 박리 현상을 나타낸 SEM 사진
- 도면의 주요 부분에 대한 부호의 설명 -
31. 반도체 기판 32. 에피택셜층
33. 게이트 산화막 34.36. 불순물 영역
35. 웰 영역 37. 필드 산화막
38. 게이트 전극 39. 캡 나이트라이드층
40. 캡 산화막
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 실리콘 공정 및 패시베이션막 형성 공정을 진행하는 단계를 완료하고 웨이퍼 백사이드의 금속화 공정을, 웨이퍼 백 그라인드(back grind) 공정을 진행하고 스트레스를 완화시키기 위한 습식 식각 공정을 진행하는 단계;금속화를 위한 제 1 금속층을 형성하고 제 1 금속층을 실리사이드화 하는 단계;제 2 금속층을 형성하고 에이징하는 단계;칩 개별화를 위한 소잉(sawing) 공정을 진행하여 패키징하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 소자의 구조 단면도이고, 도 4는 본 발명에 따른 반도체 소자의 백 메탈층의 박리 현상을 나타낸 SEM 사진이다.
본 발명은 금속화 공정에서 메탈과 서브와의 접착성을 높일 수 있도록한 것으로 실리콘 제조 공정이 도 3에서와 같이 완료된 후에 웨이퍼 백시이드의 공정을 다음과 같이 진행한다.
먼저, 실리콘 제조 공정이 완료되면 칩 영역의 구조는 도 3에서와 같이, 반도체 기판(31)에 형성되는 에피택셜층(32)과, 소자 격리 영역에 형성되는 필드 산화막(37)과, 필드 산화막(37)에 의해 정의되는 액티브 영역에 형성되는 웰 영역(35)과, 에피택셜층(32)의 표면에 형성되는 게이트 산화막(33)과, 게이트 산화막(33)상에 적층 형성되는 게이트 전극(38),게이트 캡 나이트라이드층(39),게이트캡 산화막(40)과, 게이트 전극(38)의 양측 에피택셜층(32)내에 형성되는 불순물 영역들(34)(36)을 포함하고 칩 영역이 구성된다.
이와 같이 실리콘 공정 및 패시베이션막 형성 공정을 진행하고 PKG를 위한 웨이퍼 백사이드의 금속화 공정을 진행한다.
먼저, 200㎛ 정도의 두께로 백 그라인드(back grind) 공정을 진행한다.
그리고 습식으로 백 그라인드 공정에서의 스트레스를 완화시키기 위한 식각 공정을 진행한다.(stress relife etch)
이어, 2000Å 두께의 Ti를 화학 기상 증착법 또는 스퍼터 공정으로 증착하고
300℃의 온도에서 10min, 500℃의 온도에서 60sec, 300℃의 온도에서 10min 동안 순차적으로 RTA(Rapid Thermal Anneal) 공정을 진행하여 Ti를 실리사이드화 한다.
그리고 3000Å 두께의 Ni층을 기상 증착 또는 스퍼터 공정으로 형성한다.
400℃의 온도에서 100min 동안 N2/O2를 50/50 으로한 분위기에서 에이징(aging)한다.
그리고 8000Å 두께의 Ag를 증착하고 칩 개별화를 위한 소잉(sawing) 공정을 진행하고 패키지 공정을 진행한다.
이와 같은 공정으로 Ti와 실리콘과의 접착성을 개선하여 peel-off 불량 발생율이 0.002%로 개선된다.
이와 같은 공정의 안정으로 인하여 스퍼터 공정을 사용하는 것이 가능하게되어 웨이퍼 백사이드 금속화 공정의 생산성이 향상된다.
디바이스의 최종 공정에서의 페일 요소를 제거함으로서 제조 비용 대비 생산 효율이 높아진다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
웨이퍼 백사이드 금속화 공정시에 RTA 공정 및 에이징 공정을 실시하여 공정을 안정화하고, 금속층간의 박리 및 웨이퍼와의 박리 현상을 억제한다.
이는 제조 공정시의 제조 비용 및 생산성을 향상시키는 효과를 갖는다.

Claims (4)

  1. 실리콘 공정 및 패시베이션막 형성 공정을 진행하는 단계를 완료하고 웨이퍼 백사이드의 금속화 공정을,
    웨이퍼 백 그라인드(back grind) 공정을 진행하고 스트레스를 완화시키기 위한 습식 식각 공정을 진행하는 단계;
    금속화를 위한 제 1 금속층을 형성하고 제 1 금속층을 실리사이드화 하는 단계;
    제 2 금속층을 형성하고 에이징하는 단계;
    칩 개별화를 위한 소잉(sawing) 공정을 진행하여 패키징하는 단계를 포함하고 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 제 1 금속층을 Ti를 사용하고, 제 2 금속층을 Ni를 사용하여 기상 증착 또는 스퍼터 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 제 1 금속층의 실리사이드화 공정을 300℃의 온도에서 10min, 500℃의 온도에서 60sec, 300℃의 온도에서 10min 동안 순차적으로RTA(Rapid Thermal Anneal) 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 에이징 공정을 400℃의 온도에서 100min 동안 N2/O2를 50/50 으로한 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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