JPS62118582A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62118582A JPS62118582A JP60258845A JP25884585A JPS62118582A JP S62118582 A JPS62118582 A JP S62118582A JP 60258845 A JP60258845 A JP 60258845A JP 25884585 A JP25884585 A JP 25884585A JP S62118582 A JPS62118582 A JP S62118582A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に砒化ガリウ
ム電界効果1〜ランジスタの製造方法に関する。
ム電界効果1〜ランジスタの製造方法に関する。
従来の砒化ガリウム電界効果1〜ランジスタ(以下G、
As−F E Tという)の製造方法の一例を第2図を
用いて説明する。
As−F E Tという)の製造方法の一例を第2図を
用いて説明する。
まず、G、A、基板]」二にバッファ一層2及び能動層
3をエピタキシャル技術により成長させる。そして、ソ
ース・ドレーン部を含む活性領域を形成した後、活性領
域以外の能動層をエツチングし、メサ型の活性領域を形
成する。
3をエピタキシャル技術により成長させる。そして、ソ
ース・ドレーン部を含む活性領域を形成した後、活性領
域以外の能動層をエツチングし、メサ型の活性領域を形
成する。
次に、ゲート金属層4及びソース・ドレーン部のオーミ
ック金属層5を形成した後、全面に窒化シリコン膜6及
び酸化シリコン膜7を形成する。
ック金属層5を形成した後、全面に窒化シリコン膜6及
び酸化シリコン膜7を形成する。
続いてこの酸化シリコン膜7及び窒化シリコン膜6に開
孔部を設すな後、金属を被着し、ホンディングパッド8
及びソース・ドレーン部の電極9を形成する。
孔部を設すな後、金属を被着し、ホンディングパッド8
及びソース・ドレーン部の電極9を形成する。
上述した従来の製造方法による68人、−FETは、第
2図に示した、Lうに窒化シリコン膜6がGaA3基板
1上の全面を被覆している、この/)、特に高出力17
ETの様にチップ寸法が2−3IllI11と大きく、
また熱抵抗を小さくするなめに68人3基板1の厚さを
60〜100μmと非常に薄くする必要がある場合には
チップ全体が反り、GaA、基板、窒化シリコン膜、酸
化シリコン膜夫々の線膨張係数の不整合により、ヂップ
マウン1〜時にチップ表面の窒化シリコン膜6にクラッ
クが入るという問題欠点があった。
2図に示した、Lうに窒化シリコン膜6がGaA3基板
1上の全面を被覆している、この/)、特に高出力17
ETの様にチップ寸法が2−3IllI11と大きく、
また熱抵抗を小さくするなめに68人3基板1の厚さを
60〜100μmと非常に薄くする必要がある場合には
チップ全体が反り、GaA、基板、窒化シリコン膜、酸
化シリコン膜夫々の線膨張係数の不整合により、ヂップ
マウン1〜時にチップ表面の窒化シリコン膜6にクラッ
クが入るという問題欠点があった。
この問題欠点を解決する手段として、例えは窒化シリコ
ン膜を用いずに酸化シリコン膜のみにすることも一つの
方法であるが、窒化シリコン膜を用いない事により素子
の耐湿性等が失なわれ、また酸(ヒシリコン膜と金属の
接着性は窒化シリコン膜の場合より弱いので、ボンディ
ング中にホンディングバットか酸化シリコン膜の表面か
ら剥れるという新たな問題点が発生する。
ン膜を用いずに酸化シリコン膜のみにすることも一つの
方法であるが、窒化シリコン膜を用いない事により素子
の耐湿性等が失なわれ、また酸(ヒシリコン膜と金属の
接着性は窒化シリコン膜の場合より弱いので、ボンディ
ング中にホンディングバットか酸化シリコン膜の表面か
ら剥れるという新たな問題点が発生する。
本発明の目的は、素子上の窒化シリコン膜にクラックが
発生ずることグ)ない半導体装置の製造方法を提1j(
することにある。
発生ずることグ)ない半導体装置の製造方法を提1j(
することにある。
I問題点を解決するための手段」
本発明の半導体装置の製造方法は、砒化ガリウム基板表
面、又は砒化ガリウム基板−にに形成されたエピタキシ
ャル層に活性領域を形成する工程と、前記活性領域」二
にゲート金属層及びソース ドレーン部のオーミック金
属層を形成する工程と、前記活性領域上及びボンディン
グパラ1〜形成予定領域上に選択的に窒化シリコン膜を
形成する工程とを含んで構成される1、 〔実施例〕 次に本発明の実施例について図面を参照して説明する。
面、又は砒化ガリウム基板−にに形成されたエピタキシ
ャル層に活性領域を形成する工程と、前記活性領域」二
にゲート金属層及びソース ドレーン部のオーミック金
属層を形成する工程と、前記活性領域上及びボンディン
グパラ1〜形成予定領域上に選択的に窒化シリコン膜を
形成する工程とを含んで構成される1、 〔実施例〕 次に本発明の実施例について図面を参照して説明する。
第1図(a)〜((1)は本発明の一実施例を説明する
為の製造工程+1+nに示した゛1″−導体チツブの断
面図である。
為の製造工程+1+nに示した゛1″−導体チツブの断
面図である。
まず、第1図は(a )に示ず、Lうに、6I、^q基
板]」二にバッファ一層2.能動層3をエピタキシャル
技術により成長させ、不純11幻を尋人してソース・ド
レーンを形成したのちエラー1−ンクにより活性領域以
外の能動層3を除去する。然る後にAeからなるグーI
・金属層4及びA、、G、、−Nlからなるソース・ド
トーン部のオーミック金属層5を形成する。
板]」二にバッファ一層2.能動層3をエピタキシャル
技術により成長させ、不純11幻を尋人してソース・ド
レーンを形成したのちエラー1−ンクにより活性領域以
外の能動層3を除去する。然る後にAeからなるグーI
・金属層4及びA、、G、、−Nlからなるソース・ド
トーン部のオーミック金属層5を形成する。
次に、第1図(1))に示すように、GR^8基板1の
表面に窒化シリコン膜6を約2000人の厚さで形成し
、然る後にフォ)・エツチング法により活性領域(メサ
領域)と将来ボンディングバット部と成るべきバッファ
一層」−の領域にのみ窒化シリコン膜6をアイランド状
に残し、他の領域の窒化シリコン膜を除去する。
表面に窒化シリコン膜6を約2000人の厚さで形成し
、然る後にフォ)・エツチング法により活性領域(メサ
領域)と将来ボンディングバット部と成るべきバッファ
一層」−の領域にのみ窒化シリコン膜6をアイランド状
に残し、他の領域の窒化シリコン膜を除去する。
次に、第1図(c)に示すように、全面に酸化シリコン
膜7を約300OAの厚さに形成する。
膜7を約300OAの厚さに形成する。
次に、第1図(d)に示すように、ポンディングパッド
形成予定領域の酸化シリコン膜7及びゲ−l−金属層4
とオーミック金属層5上の酸化シリコン膜7.窒化シリ
コン膜6にそれぞれ開孔部を形成する。続いて、Ti−
Pt−Auを被着し、パターニングしてボンティングバ
ッド8及びゲートとソース・ドレーン部の電極9を形成
する。
形成予定領域の酸化シリコン膜7及びゲ−l−金属層4
とオーミック金属層5上の酸化シリコン膜7.窒化シリ
コン膜6にそれぞれ開孔部を形成する。続いて、Ti−
Pt−Auを被着し、パターニングしてボンティングバ
ッド8及びゲートとソース・ドレーン部の電極9を形成
する。
このようにして形成されなG、A、−F E Tにおい
ては、素子表面の窒化シリコン膜6は活性領域とホンデ
ィングパッド部にのみ形成される為、ペレットのマウン
I・やパ・ソケージ封着等の高温処理を経ても素子表面
の窒1ヒシリコン膜6にクラックが発生することはない
。
ては、素子表面の窒化シリコン膜6は活性領域とホンデ
ィングパッド部にのみ形成される為、ペレットのマウン
I・やパ・ソケージ封着等の高温処理を経ても素子表面
の窒1ヒシリコン膜6にクラックが発生することはない
。
尚、」1記実施例においては、に昌、基板1」二に設け
たエピタキシャル層に活性rKI域を設ζ゛夕な場合に
ついて説明したが、68^R1,(板1表面に不純物を
イオン注入して活性領域を形成してもよいことは勿論で
ある。
たエピタキシャル層に活性rKI域を設ζ゛夕な場合に
ついて説明したが、68^R1,(板1表面に不純物を
イオン注入して活性領域を形成してもよいことは勿論で
ある。
以」二説明したよう、本発明は窒化シリコン膜を活性領
域とバ・・ノファ−1m−1−の将来ボンデインクパッ
ド部となるべき領域にアイランド状に形成することによ
り、ベレットのマウントやパッケージ封着等の高温処理
を経ても素子表面の窒化シリコン膜にクラックが発生ず
ることかないという効果がある。
域とバ・・ノファ−1m−1−の将来ボンデインクパッ
ド部となるべき領域にアイランド状に形成することによ
り、ベレットのマウントやパッケージ封着等の高温処理
を経ても素子表面の窒化シリコン膜にクラックが発生ず
ることかないという効果がある。
第1図(a)〜((」)は本発明の一実施例を説明する
為の製造工程順に示した半導体チップの断6一 面図、第2図は従来の半導体装置の製造方法を説明する
為の断面図である。 1・・・G、Aq基板、2・・・バッファ一層、3・・
・能動層、・1・・・ゲート金属層、5・・オーミック
金属層、6・・・窒化シリコン膜、7・・・酸化シリコ
ン膜、8・・ホンティングバ・・71−19・・・電極
。
為の製造工程順に示した半導体チップの断6一 面図、第2図は従来の半導体装置の製造方法を説明する
為の断面図である。 1・・・G、Aq基板、2・・・バッファ一層、3・・
・能動層、・1・・・ゲート金属層、5・・オーミック
金属層、6・・・窒化シリコン膜、7・・・酸化シリコ
ン膜、8・・ホンティングバ・・71−19・・・電極
。
Claims (1)
- 砒化ガリウム基板表面、又は砒化ガリウム基板上に形成
されたエピタキシャル層に活性領域を形成する工程と、
前記活性領域上にゲート金属層及びソース・ドレーン部
のオーミック金属層を形成する工程と、前記活性領域上
及びボンディングパッド形成予定領域上に選択的に窒化
シリコン膜を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60258845A JPS62118582A (ja) | 1985-11-18 | 1985-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60258845A JPS62118582A (ja) | 1985-11-18 | 1985-11-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62118582A true JPS62118582A (ja) | 1987-05-29 |
Family
ID=17325826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60258845A Pending JPS62118582A (ja) | 1985-11-18 | 1985-11-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62118582A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62243359A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | 化合物半導体装置 |
-
1985
- 1985-11-18 JP JP60258845A patent/JPS62118582A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62243359A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | 化合物半導体装置 |
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