JPS62118582A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS62118582A
JPS62118582A JP60258845A JP25884585A JPS62118582A JP S62118582 A JPS62118582 A JP S62118582A JP 60258845 A JP60258845 A JP 60258845A JP 25884585 A JP25884585 A JP 25884585A JP S62118582 A JPS62118582 A JP S62118582A
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Masamitsu Yamauchi
山内　正充
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に砒化ガリウ
ム電界効果１〜ランジスタの製造方法に関する。
〔従来の技術〕
従来の砒化ガリウム電界効果１〜ランジスタ（以下Ｇ、
Ａｓ−Ｆ　Ｅ　Ｔという）の製造方法の一例を第２図を
用いて説明する。
まず、Ｇ、Ａ、基板］」二にバッファ一層２及び能動層
３をエピタキシャル技術により成長させる。そして、ソ
ース・ドレーン部を含む活性領域を形成した後、活性領
域以外の能動層をエツチングし、メサ型の活性領域を形
成する。
次に、ゲート金属層４及びソース・ドレーン部のオーミ
ック金属層５を形成した後、全面に窒化シリコン膜６及
び酸化シリコン膜７を形成する。
続いてこの酸化シリコン膜７及び窒化シリコン膜６に開
孔部を設すな後、金属を被着し、ホンディングパッド８
及びソース・ドレーン部の電極９を形成する。
〔発明が解決しようとする問題点〕
上述した従来の製造方法による６８人、−ＦＥＴは、第
２図に示した、Ｌうに窒化シリコン膜６がＧａＡ３基板
１上の全面を被覆している、この／）、特に高出力１７
ＥＴの様にチップ寸法が２−３ＩｌｌＩ１１と大きく、
また熱抵抗を小さくするなめに６８人３基板１の厚さを
６０〜１００μｍと非常に薄くする必要がある場合には
チップ全体が反り、ＧａＡ、基板、窒化シリコン膜、酸
化シリコン膜夫々の線膨張係数の不整合により、ヂップ
マウン１〜時にチップ表面の窒化シリコン膜６にクラッ
クが入るという問題欠点があった。
この問題欠点を解決する手段として、例えは窒化シリコ
ン膜を用いずに酸化シリコン膜のみにすることも一つの
方法であるが、窒化シリコン膜を用いない事により素子
の耐湿性等が失なわれ、また酸（ヒシリコン膜と金属の
接着性は窒化シリコン膜の場合より弱いので、ボンディ
ング中にホンディングバットか酸化シリコン膜の表面か
ら剥れるという新たな問題点が発生する。
本発明の目的は、素子上の窒化シリコン膜にクラックが
発生ずることグ）ない半導体装置の製造方法を提１ｊ（
することにある。
Ｉ問題点を解決するための手段」 本発明の半導体装置の製造方法は、砒化ガリウム基板表
面、又は砒化ガリウム基板−にに形成されたエピタキシ
ャル層に活性領域を形成する工程と、前記活性領域」二
にゲート金属層及びソース　ドレーン部のオーミック金
属層を形成する工程と、前記活性領域上及びボンディン
グパラ１〜形成予定領域上に選択的に窒化シリコン膜を
形成する工程とを含んで構成される１、 〔実施例〕 次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（（１）は本発明の一実施例を説明する
為の製造工程＋１＋ｎに示した゛１″−導体チツブの断
面図である。
まず、第１図は（ａ　）に示ず、Ｌうに、６Ｉ、＾ｑ基
板］」二にバッファ一層２．能動層３をエピタキシャル
技術により成長させ、不純１１幻を尋人してソース・ド
レーンを形成したのちエラー１−ンクにより活性領域以
外の能動層３を除去する。然る後にＡｅからなるグーＩ
・金属層４及びＡ、、Ｇ、、−Ｎｌからなるソース・ド
トーン部のオーミック金属層５を形成する。
次に、第１図（１））に示すように、ＧＲ＾８基板１の
表面に窒化シリコン膜６を約２０００人の厚さで形成し
、然る後にフォ）・エツチング法により活性領域（メサ
領域）と将来ボンディングバット部と成るべきバッファ
一層」−の領域にのみ窒化シリコン膜６をアイランド状
に残し、他の領域の窒化シリコン膜を除去する。
次に、第１図（ｃ）に示すように、全面に酸化シリコン
膜７を約３００ＯＡの厚さに形成する。
次に、第１図（ｄ）に示すように、ポンディングパッド
形成予定領域の酸化シリコン膜７及びゲ−ｌ−金属層４
とオーミック金属層５上の酸化シリコン膜７．窒化シリ
コン膜６にそれぞれ開孔部を形成する。続いて、Ｔｉ−
Ｐｔ−Ａｕを被着し、パターニングしてボンティングバ
ッド８及びゲートとソース・ドレーン部の電極９を形成
する。
このようにして形成されなＧ、Ａ、−Ｆ　Ｅ　Ｔにおい
ては、素子表面の窒化シリコン膜６は活性領域とホンデ
ィングパッド部にのみ形成される為、ペレットのマウン
Ｉ・やパ・ソケージ封着等の高温処理を経ても素子表面
の窒１ヒシリコン膜６にクラックが発生することはない
。
尚、」１記実施例においては、に昌、基板１」二に設け
たエピタキシャル層に活性ｒＫＩ域を設ζ゛夕な場合に
ついて説明したが、６８＾Ｒ１，（板１表面に不純物を
イオン注入して活性領域を形成してもよいことは勿論で
ある。
〔発明の効果〕
以」二説明したよう、本発明は窒化シリコン膜を活性領
域とバ・・ノファ−１ｍ−１−の将来ボンデインクパッ
ド部となるべき領域にアイランド状に形成することによ
り、ベレットのマウントやパッケージ封着等の高温処理
を経ても素子表面の窒化シリコン膜にクラックが発生ず
ることかないという効果がある。
【図面の簡単な説明】
第１図（ａ）〜（（」）は本発明の一実施例を説明する
為の製造工程順に示した半導体チップの断６一 面図、第２図は従来の半導体装置の製造方法を説明する
為の断面図である。 １・・・Ｇ、Ａｑ基板、２・・・バッファ一層、３・・
・能動層、・１・・・ゲート金属層、５・・オーミック
金属層、６・・・窒化シリコン膜、７・・・酸化シリコ
ン膜、８・・ホンティングバ・・７１−１９・・・電極
。

Claims (1)

    【特許請求の範囲】
  1. 砒化ガリウム基板表面、又は砒化ガリウム基板上に形成
    されたエピタキシャル層に活性領域を形成する工程と、
    前記活性領域上にゲート金属層及びソース・ドレーン部
    のオーミック金属層を形成する工程と、前記活性領域上
    及びボンディングパッド形成予定領域上に選択的に窒化
    シリコン膜を形成する工程とを含むことを特徴とする半
    導体装置の製造方法。
JP60258845A 1985-11-18 1985-11-18 半導体装置の製造方法 Pending JPS62118582A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62243359A (ja) * 1986-04-15 1987-10-23 Matsushita Electric Ind Co Ltd 化合物半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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