JPH05335296A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05335296A JPH05335296A JP13820392A JP13820392A JPH05335296A JP H05335296 A JPH05335296 A JP H05335296A JP 13820392 A JP13820392 A JP 13820392A JP 13820392 A JP13820392 A JP 13820392A JP H05335296 A JPH05335296 A JP H05335296A
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- JP
- Japan
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- semiconductor substrate
- back surface
- electrode
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Abstract
(57)【要約】 （修正有）
【目的】 表裏面各電極を電気的接続する貫通孔を有す
る半導体装置において、貫通孔のエッチング時の逆テー
パ面によって生じる空隙を除去して表面電極の膨れを防
止し得る半導体装置の製造方法を提供する。 【構成】 表面電極Ｓを被着した半導体基板１を裏面側
からエッチングして貫通孔１ａを穿設し、その貫通孔１
ａ内を含めて裏面電極６を半導体基板１に被着・形成し
て表裏面各電極Ｓ、６を電気的接続するにあたり、貫通
孔形成予定部に予め基板表面側から貫通孔内側壁のテー
パ面１ｂに対して逆テーパの傾斜を持つ凹部１ｄを穿設
した後、表面電極Ｓを被着・形成し、その後、半導体基
板１を裏面側からエッチングして貫通孔１ａを穿設し、
裏面電極６を半導体基板１に被着・形成する。
る半導体装置において、貫通孔のエッチング時の逆テー
パ面によって生じる空隙を除去して表面電極の膨れを防
止し得る半導体装置の製造方法を提供する。 【構成】 表面電極Ｓを被着した半導体基板１を裏面側
からエッチングして貫通孔１ａを穿設し、その貫通孔１
ａ内を含めて裏面電極６を半導体基板１に被着・形成し
て表裏面各電極Ｓ、６を電気的接続するにあたり、貫通
孔形成予定部に予め基板表面側から貫通孔内側壁のテー
パ面１ｂに対して逆テーパの傾斜を持つ凹部１ｄを穿設
した後、表面電極Ｓを被着・形成し、その後、半導体基
板１を裏面側からエッチングして貫通孔１ａを穿設し、
裏面電極６を半導体基板１に被着・形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、詳しくは表裏面各電極を電気的接続する貫通孔を
有する半導体装置において上記貫通孔を形成する方法に
関するものである。
関し、詳しくは表裏面各電極を電気的接続する貫通孔を
有する半導体装置において上記貫通孔を形成する方法に
関するものである。
【０００２】
【従来の技術】例えば、パワー用素子は、ソースインダ
クタンスの低減を目的として、表裏面各電極を電気的接
続するバイアホールと称する貫通孔を設ける場合があ
り、その一例としてガリウム・砒素電界効果トランジス
タ（ＧａＡｓＦＥＴ）を、図２（ａ）（ｂ）を参照して
示す。上記ＧａＡｓＦＥＴ（２）は、図２（ａ）に示す
ように、シリコンやガリウム・砒素等の半導体基板
（１）の表面に金等のソース電極（Ｓ）とドレイン電極
（Ｄ）の各パターンを対向・配置して形成すると共に、
その間に櫛状ゲート電極（Ｇ）を介在させて形成したも
のである。そして、図２（ｂ）に示すように、ＧａＡｓ
ＦＥＴ（２）をパッケージ基板（３）の凹部（３ａ）内
に収納して半田（４）にてペレットマウントすると共
に、ドレイン及びゲートの各電極（Ｄ）（Ｇ）を金属細
線（５）にてリード遊端部にワイヤボンディングする。
クタンスの低減を目的として、表裏面各電極を電気的接
続するバイアホールと称する貫通孔を設ける場合があ
り、その一例としてガリウム・砒素電界効果トランジス
タ（ＧａＡｓＦＥＴ）を、図２（ａ）（ｂ）を参照して
示す。上記ＧａＡｓＦＥＴ（２）は、図２（ａ）に示す
ように、シリコンやガリウム・砒素等の半導体基板
（１）の表面に金等のソース電極（Ｓ）とドレイン電極
（Ｄ）の各パターンを対向・配置して形成すると共に、
その間に櫛状ゲート電極（Ｇ）を介在させて形成したも
のである。そして、図２（ｂ）に示すように、ＧａＡｓ
ＦＥＴ（２）をパッケージ基板（３）の凹部（３ａ）内
に収納して半田（４）にてペレットマウントすると共
に、ドレイン及びゲートの各電極（Ｄ）（Ｇ）を金属細
線（５）にてリード遊端部にワイヤボンディングする。
【０００３】又、図３に示すように、半導体基板（１）
に裏面側から貫通孔（１ａ）を穿設し、その貫通孔（１
ａ）を含めて裏面電極（６）をメッキにより被着・形成
してソース電極（Ｓ）と電気的接続する。そうすると、
ソース電極（Ｓ）が貫通孔（１ａ）を介してパッケージ
基板（３）に電気的接続することにより、ソースインダ
クタンスの低減を図り、且つ、それによってソース電極
（Ｓ）を接地すると共に、その接地用金属細線（５）を
省略して工数を低減する。
に裏面側から貫通孔（１ａ）を穿設し、その貫通孔（１
ａ）を含めて裏面電極（６）をメッキにより被着・形成
してソース電極（Ｓ）と電気的接続する。そうすると、
ソース電極（Ｓ）が貫通孔（１ａ）を介してパッケージ
基板（３）に電気的接続することにより、ソースインダ
クタンスの低減を図り、且つ、それによってソース電極
（Ｓ）を接地すると共に、その接地用金属細線（５）を
省略して工数を低減する。
【０００４】上記貫通孔（１ａ）を穿設するに際して
は、まず約３００〜５００μｍ厚の半導体基板（１）の
表面にソース電極（Ｓ）を被着・形成した後、ＦＥＴ動
作時に発生する熱の放熱性を高めるため、約３０μｍ厚
に半導体基板（１）を研磨及び基板エッチングにより薄
くし、その後、半導体基板（１）を裏面側からマスク
（図示せず）を介してエッチングする。そして、予め、
金、白金、チタン等のメッキ用電流パス（７）を貫通孔
（１ａ）内に蒸着し、その上に裏面電極（６）をメッキ
成長させる。
は、まず約３００〜５００μｍ厚の半導体基板（１）の
表面にソース電極（Ｓ）を被着・形成した後、ＦＥＴ動
作時に発生する熱の放熱性を高めるため、約３０μｍ厚
に半導体基板（１）を研磨及び基板エッチングにより薄
くし、その後、半導体基板（１）を裏面側からマスク
（図示せず）を介してエッチングする。そして、予め、
金、白金、チタン等のメッキ用電流パス（７）を貫通孔
（１ａ）内に蒸着し、その上に裏面電極（６）をメッキ
成長させる。
【０００５】
【発明が解決しようとする課題】解決しようとする課題
は、半導体基板（１）に貫通孔（１ａ）を穿設する際、
表面にソース電極（Ｓ）を被着・形成した後、半導体基
板（１）を研磨してその裏面側からエッチングすると、
エッチングによるテーパ面（１ｂ）が貫通孔（１ａ）の
内側壁に形成されると共に、ソース電極（Ｓ）が平坦で
あると、ソース電極（Ｓ）側のエッチング界面に上記内
側壁に対する逆テーパ面（１ｃ）が必然的に形成されて
しまう点である。即ち、半導体基板（１）の裏面側から
のみエッチングすると、等方性エッチングのため、半導
体基板（１）の深さ方向と同時に横方向にもエッチング
が進行する。このため、貫通孔（１ａ）がソース電極
（Ｓ）の裏面に達した状態では、半導体基板（１）の貫
通孔（１ａ）の底部側、換言すればソース電極（Ｓ）に
近い部分では、半導体基板（１）の厚さが薄く、且つ、
緩やかに変化する、いわゆる片刃ナイフエッジ状にな
る。この状態でエッチングを終了することは、このナイ
フエッジ状の部分が機械的に脆く折損して不良の原因と
なりやすいこと、及び半導体基板（１）の面内でのエッ
チング深さのばらつきによりアンダーエッチングを生じ
やすい。これらの防止のために、一般に若干オーバエッ
チングされる。このため、前記半導体基板（１）のナイ
フエッジ状の部分の横方向へのエッチングが急速に進行
して、逆テーパ面（１ｃ）が形成されるのである。この
場合、メッキ用電流パス（７）を貫通孔（１ａ）内に蒸
着しても、逆テーパ面（１ｃ）には電流パス（７）が蒸
着されず、密閉された空隙（Ｐ）を生じる。そこで、そ
のまま裏面電極（６）を被着してペレットマウントする
と、空隙（Ｐ）が残った状態で、マウント用半田（４）
を３００〜４００°Ｃ程度まで加熱するため、空隙
（Ｐ）中の気体や有機系の汚れが熱膨張し、その結果、
図示点線に示すように、表面のソース電極（Ｓ）が膨ら
んで凸状に盛り上がってくることがある。そうすると、
外観不良になったり、或いは、図２（ａ）に示すよう
に、ソース電極（Ｓ）を跨いでゲート電極（Ｇ）をワイ
ヤボンディングする際、上記電極膨れ（Ｓａ）が障害と
なるという不具合を生じる。
は、半導体基板（１）に貫通孔（１ａ）を穿設する際、
表面にソース電極（Ｓ）を被着・形成した後、半導体基
板（１）を研磨してその裏面側からエッチングすると、
エッチングによるテーパ面（１ｂ）が貫通孔（１ａ）の
内側壁に形成されると共に、ソース電極（Ｓ）が平坦で
あると、ソース電極（Ｓ）側のエッチング界面に上記内
側壁に対する逆テーパ面（１ｃ）が必然的に形成されて
しまう点である。即ち、半導体基板（１）の裏面側から
のみエッチングすると、等方性エッチングのため、半導
体基板（１）の深さ方向と同時に横方向にもエッチング
が進行する。このため、貫通孔（１ａ）がソース電極
（Ｓ）の裏面に達した状態では、半導体基板（１）の貫
通孔（１ａ）の底部側、換言すればソース電極（Ｓ）に
近い部分では、半導体基板（１）の厚さが薄く、且つ、
緩やかに変化する、いわゆる片刃ナイフエッジ状にな
る。この状態でエッチングを終了することは、このナイ
フエッジ状の部分が機械的に脆く折損して不良の原因と
なりやすいこと、及び半導体基板（１）の面内でのエッ
チング深さのばらつきによりアンダーエッチングを生じ
やすい。これらの防止のために、一般に若干オーバエッ
チングされる。このため、前記半導体基板（１）のナイ
フエッジ状の部分の横方向へのエッチングが急速に進行
して、逆テーパ面（１ｃ）が形成されるのである。この
場合、メッキ用電流パス（７）を貫通孔（１ａ）内に蒸
着しても、逆テーパ面（１ｃ）には電流パス（７）が蒸
着されず、密閉された空隙（Ｐ）を生じる。そこで、そ
のまま裏面電極（６）を被着してペレットマウントする
と、空隙（Ｐ）が残った状態で、マウント用半田（４）
を３００〜４００°Ｃ程度まで加熱するため、空隙
（Ｐ）中の気体や有機系の汚れが熱膨張し、その結果、
図示点線に示すように、表面のソース電極（Ｓ）が膨ら
んで凸状に盛り上がってくることがある。そうすると、
外観不良になったり、或いは、図２（ａ）に示すよう
に、ソース電極（Ｓ）を跨いでゲート電極（Ｇ）をワイ
ヤボンディングする際、上記電極膨れ（Ｓａ）が障害と
なるという不具合を生じる。
【０００６】
【課題を解決するための手段】本発明は、表面電極を被
着した半導体基板を裏面側からエッチングして貫通孔を
穿設し、その貫通孔内を含めて裏面電極を上記半導体基
板に被着・形成して表裏面各電極を電気的接続するにあ
たり、上記貫通孔形成予定部に予め基板表面側から貫通
孔内側壁のテーパ面に対して逆テーパの傾斜を持つ凹部
を穿設した後、表面電極を上記凹部内も含めて被着・形
成し、その後、上記半導体基板を裏面側からエッチング
して上記凹部に連結する貫通孔を穿設し、その貫通孔内
を含めて裏面電極を上記半導体基板に被着・形成するこ
とを特徴とする。又、凹部及び貫通孔を同じ処理条件に
てエッチングして穿設する。
着した半導体基板を裏面側からエッチングして貫通孔を
穿設し、その貫通孔内を含めて裏面電極を上記半導体基
板に被着・形成して表裏面各電極を電気的接続するにあ
たり、上記貫通孔形成予定部に予め基板表面側から貫通
孔内側壁のテーパ面に対して逆テーパの傾斜を持つ凹部
を穿設した後、表面電極を上記凹部内も含めて被着・形
成し、その後、上記半導体基板を裏面側からエッチング
して上記凹部に連結する貫通孔を穿設し、その貫通孔内
を含めて裏面電極を上記半導体基板に被着・形成するこ
とを特徴とする。又、凹部及び貫通孔を同じ処理条件に
てエッチングして穿設する。
【０００７】
【作用】上記技術的手段によれば、半導体基板の貫通孔
形成予定部に予め基板表面側から貫通孔内側壁のテーパ
面に対して逆テーパの傾斜を持つ凹部を穿設した後、表
面電極を上記凹部内も含めて被着・形成し、その後、上
記半導体基板を裏面側からエッチングして上記凹部に連
結する貫通孔を穿設し、その貫通孔内を含めて裏面電極
を上記半導体基板に被着・形成する。
形成予定部に予め基板表面側から貫通孔内側壁のテーパ
面に対して逆テーパの傾斜を持つ凹部を穿設した後、表
面電極を上記凹部内も含めて被着・形成し、その後、上
記半導体基板を裏面側からエッチングして上記凹部に連
結する貫通孔を穿設し、その貫通孔内を含めて裏面電極
を上記半導体基板に被着・形成する。
【０００８】
【実施例】本発明に係る半導体装置の製造方法の実施例
を図１を参照して以下に説明する。図３に示す部分と同
一部分には同一参照符号を付してその説明を省略する。
相違する点は、図１（ａ）に示すように、貫通孔（１
ａ）を穿設するに先立ってその形成予定部に予め基板表
面側から貫通孔（１ａ）の内側壁のテーパ面（１ｂ）に
対して逆テーパの傾斜を持つ凹部（１ｄ）を穿設し、凹
部（１ｄ）を含めて基板表面にソース電極（Ｓ）を被着
・形成したことである。
を図１を参照して以下に説明する。図３に示す部分と同
一部分には同一参照符号を付してその説明を省略する。
相違する点は、図１（ａ）に示すように、貫通孔（１
ａ）を穿設するに先立ってその形成予定部に予め基板表
面側から貫通孔（１ａ）の内側壁のテーパ面（１ｂ）に
対して逆テーパの傾斜を持つ凹部（１ｄ）を穿設し、凹
部（１ｄ）を含めて基板表面にソース電極（Ｓ）を被着
・形成したことである。
【０００９】即ち、本発明は、まず図１（ｂ）に示すよ
うに、半導体基板（１）の表面をマスク（８）を介して
エッチングし、逆テーパ面（１ｃ）と同じ傾斜面を持つ
上記凹部（１ｄ）を穿設する。この時、上記エッチング
は後述する貫通孔（１ａ）のエッチングと同様の処理条
件（例えばガリウム・砒素基板の場合、エッチング液と
してリン酸と過酸化水素水を一定の濃度と混合比で混ぜ
たもの、或いは硫酸と過酸化水素水を一定の濃度と混合
比で混ぜたものを用いる。）にて行い、或いは、同じ傾
斜面を持つ凹部（１ｄ）であれば、他の処理条件でも良
い。次に、図１（ｃ）に示すように、凹部（１ｄ）を含
めて基板表面にソース電極（Ｓ）を被着・形成した後、
従来と同様、半導体基板（１）を裏面側で凹部（１ｄ）
に対応する部分から図示点線に沿ってエッチングして貫
通孔（１ａ）を穿設すると共に、その内側壁面を上記凹
部（１ｄ）の内側壁面に連結する。このとき、先の表面
側からのエッチングによって、凹部（１ｄ）を形成し、
この凹部（１ｄ）を含めてソース電極（Ｓ）を被着形成
してあるので、裏面側からのエッチングによって貫通孔
（１ａ）が形成されたとき、凹部（１ｄ）の内側壁面と
貫通孔（１ａ）の内側壁面との連結部の角度θは大き
く、従来技術のように鋭いナイフエッジ状部分は形成さ
れない。この状態でエッチングを終了することは、前記
と同様に一枚の半導体基板（１）の面内でのエッチング
深さのばらつきによりアンダーエッチングを生じやす
い。このため、若干オーバエッチングするが、従来技術
と異なり鋭いナイフエッジ状部分を含まないので、ソー
ス電極（Ｓ）の界面に沿って急速にエッチングが進行す
ることはなく、前記連結部の角度θはほとんど変化せ
ず、この連結部はソース電極（Ｓ）のテーパ面に接して
いる。従って、凹部（１ｄ）の内側壁面が、ソース電極
（Ｓ）によって埋められた状態が保持されるため、空隙
（Ｐ）（図３参照）が完全に消滅し、又は、極端に小さ
くなる。そこで、図１（ａ）に示すように、貫通孔（１
ａ）内に蒸着した電流パス（７）を介してメッキ成長に
より裏面電極（６）を被着・形成すると、次のペレット
マウント時に半導体基板（１）を加熱しても空隙（Ｐ）
の膨張によるソース電極（Ｓ）の膨れ（Ｓａ）が生じな
い。
うに、半導体基板（１）の表面をマスク（８）を介して
エッチングし、逆テーパ面（１ｃ）と同じ傾斜面を持つ
上記凹部（１ｄ）を穿設する。この時、上記エッチング
は後述する貫通孔（１ａ）のエッチングと同様の処理条
件（例えばガリウム・砒素基板の場合、エッチング液と
してリン酸と過酸化水素水を一定の濃度と混合比で混ぜ
たもの、或いは硫酸と過酸化水素水を一定の濃度と混合
比で混ぜたものを用いる。）にて行い、或いは、同じ傾
斜面を持つ凹部（１ｄ）であれば、他の処理条件でも良
い。次に、図１（ｃ）に示すように、凹部（１ｄ）を含
めて基板表面にソース電極（Ｓ）を被着・形成した後、
従来と同様、半導体基板（１）を裏面側で凹部（１ｄ）
に対応する部分から図示点線に沿ってエッチングして貫
通孔（１ａ）を穿設すると共に、その内側壁面を上記凹
部（１ｄ）の内側壁面に連結する。このとき、先の表面
側からのエッチングによって、凹部（１ｄ）を形成し、
この凹部（１ｄ）を含めてソース電極（Ｓ）を被着形成
してあるので、裏面側からのエッチングによって貫通孔
（１ａ）が形成されたとき、凹部（１ｄ）の内側壁面と
貫通孔（１ａ）の内側壁面との連結部の角度θは大き
く、従来技術のように鋭いナイフエッジ状部分は形成さ
れない。この状態でエッチングを終了することは、前記
と同様に一枚の半導体基板（１）の面内でのエッチング
深さのばらつきによりアンダーエッチングを生じやす
い。このため、若干オーバエッチングするが、従来技術
と異なり鋭いナイフエッジ状部分を含まないので、ソー
ス電極（Ｓ）の界面に沿って急速にエッチングが進行す
ることはなく、前記連結部の角度θはほとんど変化せ
ず、この連結部はソース電極（Ｓ）のテーパ面に接して
いる。従って、凹部（１ｄ）の内側壁面が、ソース電極
（Ｓ）によって埋められた状態が保持されるため、空隙
（Ｐ）（図３参照）が完全に消滅し、又は、極端に小さ
くなる。そこで、図１（ａ）に示すように、貫通孔（１
ａ）内に蒸着した電流パス（７）を介してメッキ成長に
より裏面電極（６）を被着・形成すると、次のペレット
マウント時に半導体基板（１）を加熱しても空隙（Ｐ）
の膨張によるソース電極（Ｓ）の膨れ（Ｓａ）が生じな
い。
【００１０】
【発明の効果】本発明によれば、表面電極を被着した半
導体基板を裏面側からエッチングして貫通孔を穿設し、
その貫通孔内を含めて裏面電極を上記半導体基板に被着
・形成して表裏面各電極を電気的接続するにあたり、予
め基板表面側から貫通孔内側壁のテーパ面に対して逆テ
ーパの傾斜を持つ凹部を穿設した後、表面電極を被着・
形成し、その後、上記半導体基板を裏面側からエッチン
グして貫通孔を穿設して裏面電極を上記半導体基板に被
着・形成したから、貫通孔のエッチング時における逆テ
ーパ面によって生じる空隙が埋められると共に、ペレッ
トマウント時の加熱によって生じる表面電極膨れが除去
され、外観不良、及びワイヤボンディング時の障害物の
発生を防止する。
導体基板を裏面側からエッチングして貫通孔を穿設し、
その貫通孔内を含めて裏面電極を上記半導体基板に被着
・形成して表裏面各電極を電気的接続するにあたり、予
め基板表面側から貫通孔内側壁のテーパ面に対して逆テ
ーパの傾斜を持つ凹部を穿設した後、表面電極を被着・
形成し、その後、上記半導体基板を裏面側からエッチン
グして貫通孔を穿設して裏面電極を上記半導体基板に被
着・形成したから、貫通孔のエッチング時における逆テ
ーパ面によって生じる空隙が埋められると共に、ペレッ
トマウント時の加熱によって生じる表面電極膨れが除去
され、外観不良、及びワイヤボンディング時の障害物の
発生を防止する。
【図１】（ａ）は本発明に係る半導体装置の製造方法の
実施例を示す最終工程図である。（ｂ）（ｃ）は本発明
に係る半導体装置の製造方法の実施例を示す開始と中間
の各工程図である。
実施例を示す最終工程図である。（ｂ）（ｃ）は本発明
に係る半導体装置の製造方法の実施例を示す開始と中間
の各工程図である。
【図２】（ａ）は半導体装置の一例を示すガリウム・砒
素電界効果トランジスタの平面図である。（ｂ）は図２
（ａ）に示すトランジスタのペレットマウント時の側断
面図である。
素電界効果トランジスタの平面図である。（ｂ）は図２
（ａ）に示すトランジスタのペレットマウント時の側断
面図である。
【図３】図２に示すトランジスタの要部である貫通孔を
示す側断面図である。
示す側断面図である。
１ 半導体基板 １ａ 貫通孔 １ｄ 凹部 ６ 裏面電極 Ｓ 表面電極（ソース電極）
Claims (3)
- 【請求項１】 表面電極を被着した半導体基板を裏面側
からエッチングして貫通孔を穿設し、その貫通孔内を含
めて裏面電極を上記半導体基板に被着・形成して表裏面
各電極を電気的に接続するにあたり、 上記貫通孔形成予定部に予め基板表面側から貫通孔内側
壁のテーパ面に対して逆テーパの傾斜を持つ凹部を穿設
した後、表面電極を上記凹部内も含めて被着・形成し、
その後、上記半導体基板を裏面側からエッチングして上
記凹部に連結する貫通孔を穿設し、その貫通孔内を含め
て裏面電極を上記半導体基板に被着・形成することを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記凹部の内側壁と貫通孔の内側壁とが
連結する部分が表面電極のテーパ面に接していることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 凹部及び貫通孔を同じ処理条件にてエッ
チングして穿設することを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13820392A JPH05335296A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13820392A JPH05335296A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335296A true JPH05335296A (ja) | 1993-12-17 |
Family
ID=15216496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13820392A Withdrawn JPH05335296A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335296A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009342A (ja) * | 2000-06-22 | 2002-01-11 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2003078080A (ja) * | 2001-08-30 | 2003-03-14 | Fujitsu Ltd | 薄膜回路基板およびその製造方法、ビア形成基板およびその製造方法 |
-
1992
- 1992-05-29 JP JP13820392A patent/JPH05335296A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2003078080A (ja) * | 2001-08-30 | 2003-03-14 | Fujitsu Ltd | 薄膜回路基板およびその製造方法、ビア形成基板およびその製造方法 |
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