JPH03274749A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は電解効果トランジスタ（以下ＦＥＴと略す）
のチップ分離方法に関するものである。

〔従来の技術］ 第２図は従来の半導体装置の製造方法の製造工程を示す
断面図である。図において、（１）はソース電極、（２
）表面分離溝、（３）はウェハ、（４）は支持板、（５
）はワックス、（６）はバイアホール、（７）はＰＨＳ
めつき、（８）は裏面分離溝である。

次に動作について説明する。半導体ウェハ上にＧａＡｓ
ＦＥＴの電極を形成後、表面骨＃１溝（２）を形成する
。（（ａ）図）。次に、ワックス（５）を介し支持板（
４）にウェハ（３）を貼付ける（（ｂ）図）。ついて、
ウェハ（３）の裏面より研磨し、バイアホール（６）を
形成する（（Ｃ）図）。さらに、裏面にＰＨ３めっき（
７）を形成し、エツチングにより裏面外１１！ｌ溝（８
）を形成する。次に、個々のチップに分離されたウェハ
（３）をカラス板より外し、ワックス等を除去し、個々
のＧａＡｓＦＥＴチップを得る。

（発明が解決しようとする課題） 従来の半導体装置の製造方法は以上の様に構成されてい
たので、裏面分離溝をエツチングした際、メタルとの界
面か異常にエツチングされたり、また、エツチングオー
バーの部分は表面パターンまて浸食されるという問題点
かあった。

この発明は上記の様な問題点を解消するためになされた
もので、異常エツチングを無くし、チップ側面の形状の
ばらつきの少ない半導体装置の製遣方法を得ることを目
的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置の製造方法は、表面よりチッ
プ分離に必要な深さの分離溝を形威し、この分離溝の底
部にメタルを付着させ、裏面研磨した際このメタルを露
出する様にし、チップ分離の際、このメタルをエツチン
グする様にしたものである。

〔作用〕

この発明における半導体装置の製造方法は、チップ分離
の際分離溝の底部に形成されたメタル（９）をエツチン
グするため、異常エツチング等のトラブルを避けること
か出来る。

（実施例） 以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例である半導体装置の製造方
法の製造工程を示す断面図である。図において、符号（
１）〜（７）は前記従来のものと同であるので説明を省
略する。図において、（ａ）はメタルである。

次に製造方法について説明する。

まず、半導体ウェハ上にＧａＡｓＦＥＴの電極を形成後
、チップ分離に必要な深さの分離溝く２〉を形成し、こ
の分離溝の底部にメタル（９）〈例えばＡｕめっきある
いはＴｉメタルその他適当なもの）を付着させる（（ａ
）図）。次に、ワックス（５）を介し支持板（４）にウ
ェハ（３）を貼付ける（（ｂ）図）。ついで、ウェハの
裏面を研磨し、分離溝（２）底部のメタル（９）を露出
させた後、バイアホール（６）を形成する（（Ｃ）図）
。ついで、ＰＨＳめっき（７）を形成し、分離溝底部の
メタル（９）をエツチングで除去する（（ｄ）図）。次
に、ワックス等を除去し、個々のＧａＡｓＦＥＴに分離
する。

なお、上記実施例ではＧａＡｓＦＥＴの場合について示
したが、ＧａＡｓ以外の他の結晶材料あるいはＦＥＴ以
外の素子を製造する場合でも上記実施例と同様の効果を
奏する。

また、上記実施例では分離溝底部に付着させたメタルを
ほとんど除去した場合を示したが、チップ側壁等に残し
てもよく、上記実施例と同様の効果を奏する。

〔発明の効果〕

以上のようにこの発明によれば、分離溝底部にメタル層
を付着させ、エッチカット時にはこのメタル層をエツチ
ング除去しチップ分離を行なうため、従来良く見られた
、異常エツチングが無くなり、チップ形状の安定した半
導体装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置の製造方
法の製造工程を示す断面図、第２図は従来の半導体装置
の製造方法の製造工程を示す断面図である。 図において、（１〉はソース電極、（２）は表面分離溝
、（３）はウェハ、（４）は支持板、く５）はワックス
、（６）はバイアホール、（７）はＰＨ３めっき、（９
）はメタルを示す。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　半導体チップを分離する際、分離溝底部にメタルを付
   着させたことを特徴とする半導体装置の製造方法。