JPH0222841A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0222841A JPH0222841A JP63173410A JP17341088A JPH0222841A JP H0222841 A JPH0222841 A JP H0222841A JP 63173410 A JP63173410 A JP 63173410A JP 17341088 A JP17341088 A JP 17341088A JP H0222841 A JPH0222841 A JP H0222841A
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- chips
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- chip
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特にＧａＡ
ａ ＦＥＴ等のチップの分割方法に関するものである。
ａ ＦＥＴ等のチップの分割方法に関するものである。
第２図は従来の半導体製造方法の各段階を示す断面因で
あり、図において、（１）はソース電極、（２）はゲー
ト！甑、（３）はドレイン電極、（４）はＧａＡｓウェ
ハ、（５）はワックス、（６）は支持板、（７）はＰＨ
８メツキである。
あり、図において、（１）はソース電極、（２）はゲー
ト！甑、（３）はドレイン電極、（４）はＧａＡｓウェ
ハ、（５）はワックス、（６）は支持板、（７）はＰＨ
８メツキである。
次に動作について説明する。一般にＧａＡａ ｌｔ’Ｅ
’ｒ等では熱抵抗の低減、ソースインダクタンスの低減
のため、ＧａＡｓウェハを数十Ａｍ厚さに薄くし、裏面
よシソ−スミ極への貫通孔を開け、裏面にＰｌａｔｅｄ
Ｈｅａｔ ５ｉｎｋ （以下ＰＨ８と略す）を施した
ものが使われている。これらの製造フローをＭ２図に示
す。
’ｒ等では熱抵抗の低減、ソースインダクタンスの低減
のため、ＧａＡｓウェハを数十Ａｍ厚さに薄くし、裏面
よシソ−スミ極への貫通孔を開け、裏面にＰｌａｔｅｄ
Ｈｅａｔ ５ｉｎｋ （以下ＰＨ８と略す）を施した
ものが使われている。これらの製造フローをＭ２図に示
す。
まず、第２図（ａ）に示す如く、ＧａＡｓウェハ（４）
の−方の主面に、ソース電４ｉｉｉｉ（１）、ゲート電
極（２）及びドレイン１櫃（３）を形成したものを所望
の庫さに薄層化した後に、ｆｉｌＫ２図（ｂ）に示すご
とくワックス（５）及び支持板（６）を着け、次に第２
図（Ｑ）に示すごとく、ＧａＡｓウェハ（４）の他方の
主面よりソース電極（１）に達する貫通孔を形成し、第
２図（ｄ）に示すごとく、ダイシング域を除いてＰＨ８
メツキ（７）を施し、更に第２図（，３）に示すごと＜
、ｐｎｓメツキ（７）をマスクとしてＧａＡｓウェハ（
４）をエツチングし、チップの分割が行われていた。第
２図（ｆ）は分割後のチップ断面である。
の−方の主面に、ソース電４ｉｉｉｉ（１）、ゲート電
極（２）及びドレイン１櫃（３）を形成したものを所望
の庫さに薄層化した後に、ｆｉｌＫ２図（ｂ）に示すご
とくワックス（５）及び支持板（６）を着け、次に第２
図（Ｑ）に示すごとく、ＧａＡｓウェハ（４）の他方の
主面よりソース電極（１）に達する貫通孔を形成し、第
２図（ｄ）に示すごとく、ダイシング域を除いてＰＨ８
メツキ（７）を施し、更に第２図（，３）に示すごと＜
、ｐｎｓメツキ（７）をマスクとしてＧａＡｓウェハ（
４）をエツチングし、チップの分割が行われていた。第
２図（ｆ）は分割後のチップ断面である。
従来の半導体チップは、第２図のように製造されるため
、ＧａＡａクエノ１の厚さのバラツキ、ＧａＡａウェハ
の表面状態及びＰＨ８メツキ形状によりエツチングの程
度に差を生じ、チップのＧａＡｓ部の形状。
、ＧａＡａクエノ１の厚さのバラツキ、ＧａＡａウェハ
の表面状態及びＰＨ８メツキ形状によりエツチングの程
度に差を生じ、チップのＧａＡｓ部の形状。
サイズに大きなバラツキを生じるという問題があった。
この発明は、上記のような問題点な解消するためになさ
れたもので、チップサイズのバラツキを低減させ、かつ
ＦＥＴの製造を安定にすることにより、製造歩留向上ｔ
−達成するＦＥＴの製造方法を提供することを目的とす
る。
れたもので、チップサイズのバラツキを低減させ、かつ
ＦＥＴの製造を安定にすることにより、製造歩留向上ｔ
−達成するＦＥＴの製造方法を提供することを目的とす
る。
このｆＩｊｉ、明は、 ＧａＡｓクエノ１の一方の主面
において、トランジスタ等をすべて形成した後に、ｆ°
イシング域のみを４出させるようにパターニングし、ノ
（ターニングした膜の除去を行わず、支持板に貼付け、
ＧａＡｓウエノ・の他の主面より所望の半凛体廖さに薄
層化し、貫通孔、 ＰＨ８メツキを施した後に、ＧａＡ
ｓウエノ１を支持板よシ外し、洗浄後、トランジスタ等
を形成した面を上にして支持板に再び貼付し、前記パタ
ーニング膜をマスクとして、 ＧａＡｓウニ八をエへチ
ングによシチツプに分離したものである〇 〔作用〕 この発明におけるチップ分割法によれば、ＰＨ８メツキ
形成後の博いＧａＡｓクエノ１を支持板に再砧付した後
のパターニングすることを不要にし、工程を容易にする
。
において、トランジスタ等をすべて形成した後に、ｆ°
イシング域のみを４出させるようにパターニングし、ノ
（ターニングした膜の除去を行わず、支持板に貼付け、
ＧａＡｓウエノ・の他の主面より所望の半凛体廖さに薄
層化し、貫通孔、 ＰＨ８メツキを施した後に、ＧａＡ
ｓウエノ１を支持板よシ外し、洗浄後、トランジスタ等
を形成した面を上にして支持板に再び貼付し、前記パタ
ーニング膜をマスクとして、 ＧａＡｓウニ八をエへチ
ングによシチツプに分離したものである〇 〔作用〕 この発明におけるチップ分割法によれば、ＰＨ８メツキ
形成後の博いＧａＡｓクエノ１を支持板に再砧付した後
のパターニングすることを不要にし、工程を容易にする
。
以下、この発明の一実施例を図について説明する。第１
図は半導体製造方法の各段階を示す断面図である。図に
おいて、（１）〜（５） 、 （７）は第２図の従来例
に示したものと同等であるので説明を省略する（１ （
６ａ ） ＊ （７ｂ ）は支持板、（８）はレジスト
、（９）はダイシング域、叫はワックスである０まず、
（ａ）Ｍソース電ｆｆ１（１）、ゲート電極（２）及び
ドレインを極（３）が形成された状態、（ｂ）はダイシ
ング＊ （９）を開孔するようレジスト（８）等でパタ
ーニングした状態、（Ｃ）はレジスト（８Ｊ ＊を付着
させ之まま、支持板（６ａ〕にワックス（５）で貼付け
られた状態、（ｄ）は裏面よ）所望の基板厚まで薄層化
され、ソース電極（１）への貫通孔が形成された状態、
（ｅ）はＰＨ８メツキ（７）のなされた状態、（ｆ）は
支持板（６ａ）よシタエバを外し、ワックス（５）洗浄
後、ＰＨ８メツキ（７）側にワックスｑＯを介し支持板
（６ｂ）に貼付けられた状ｄ、（ｇ）はレジスト（８）
等のパターンをマスクとして、ＧａＡａクエハ（４）を
エツチングし、チップとチップを分離した状態を各々示
す。この後、各チップはガラス板から外され、洗浄され
（ｈ）に示す状態となる。
図は半導体製造方法の各段階を示す断面図である。図に
おいて、（１）〜（５） 、 （７）は第２図の従来例
に示したものと同等であるので説明を省略する（１ （
６ａ ） ＊ （７ｂ ）は支持板、（８）はレジスト
、（９）はダイシング域、叫はワックスである０まず、
（ａ）Ｍソース電ｆｆ１（１）、ゲート電極（２）及び
ドレインを極（３）が形成された状態、（ｂ）はダイシ
ング＊ （９）を開孔するようレジスト（８）等でパタ
ーニングした状態、（Ｃ）はレジスト（８Ｊ ＊を付着
させ之まま、支持板（６ａ〕にワックス（５）で貼付け
られた状態、（ｄ）は裏面よ）所望の基板厚まで薄層化
され、ソース電極（１）への貫通孔が形成された状態、
（ｅ）はＰＨ８メツキ（７）のなされた状態、（ｆ）は
支持板（６ａ）よシタエバを外し、ワックス（５）洗浄
後、ＰＨ８メツキ（７）側にワックスｑＯを介し支持板
（６ｂ）に貼付けられた状ｄ、（ｇ）はレジスト（８）
等のパターンをマスクとして、ＧａＡａクエハ（４）を
エツチングし、チップとチップを分離した状態を各々示
す。この後、各チップはガラス板から外され、洗浄され
（ｈ）に示す状態となる。
なお、上記実施例では、第１図（ｆ）でつ二ノ・を支持
板（６ｂ）に貼付けた場合を示したが、支持板（６ｂ）
に貼付けずにそのままエツチング液に入れ、レジスト（
８）及びＰＨＳメツキ（７）をマスクとしてＧａＡＳク
エハ（４）をエツチングしチップ分離な行っても艮い。
板（６ｂ）に貼付けた場合を示したが、支持板（６ｂ）
に貼付けずにそのままエツチング液に入れ、レジスト（
８）及びＰＨＳメツキ（７）をマスクとしてＧａＡＳク
エハ（４）をエツチングしチップ分離な行っても艮い。
また、上、２実施例の第１図（ｂ）で、ＧａＡｓクエ−
（４）をエツチングしない場合について説明したが、あ
らかじめこの段階で、一部エッチングを行って良いＯ また上記実施例では、チップ分離にエツチングのみを用
いた場合について説明したが、グイサ−あるいはスクラ
イプを用いるか、又はそれらとエツチング管組み合わせ
た方法を用いてもよい。
（４）をエツチングしない場合について説明したが、あ
らかじめこの段階で、一部エッチングを行って良いＯ また上記実施例では、チップ分離にエツチングのみを用
いた場合について説明したが、グイサ−あるいはスクラ
イプを用いるか、又はそれらとエツチング管組み合わせ
た方法を用いてもよい。
更に、上記実施例では、第１１ｇ（ｂ）のパターニング
材にレジスト（８）を用いた場合について説明したが、
写真製版ができる材料であればその他の材料を用いて良
ｂ０ 〔発明の効果〕 以上のように、この発明によれば、スクライプラインを
露出させたパターニングを施した状態で、エツチングそ
の他の方法で、チップ分離を行うため、チップサイズの
バラツキが大幅に低減できる効果がある。
材にレジスト（８）を用いた場合について説明したが、
写真製版ができる材料であればその他の材料を用いて良
ｂ０ 〔発明の効果〕 以上のように、この発明によれば、スクライプラインを
露出させたパターニングを施した状態で、エツチングそ
の他の方法で、チップ分離を行うため、チップサイズの
バラツキが大幅に低減できる効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法の各段階を示す断面図、＃ｒ２図は従来の半導体装置
の製造方法の各段階を示す断面図である。 図において、（１）はソース電極、（２）はゲート電極
、（３）はドレイン電極、（４）はＧａＡａウエノ１、
（５）、αＯＦｉワックス、（６ａ）、（６ｂ）は支持
板、（７ンはＰ）Ｉｓバラツキ（８）はレジスト、 なお、図中、 （９）はダイ シング域である。 同一符号は同一、 又は相当部分を 示す。
法の各段階を示す断面図、＃ｒ２図は従来の半導体装置
の製造方法の各段階を示す断面図である。 図において、（１）はソース電極、（２）はゲート電極
、（３）はドレイン電極、（４）はＧａＡａウエノ１、
（５）、αＯＦｉワックス、（６ａ）、（６ｂ）は支持
板、（７ンはＰ）Ｉｓバラツキ（８）はレジスト、 なお、図中、 （９）はダイ シング域である。 同一符号は同一、 又は相当部分を 示す。
Claims (1)
- ウェハプロセス表面工程の最終段階で、チップ分離用ラ
インのパターニングを行い、パターニングした膜を除去
せずにウェハの裏面工程を行った後、チップ分離を行う
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173410A JPH0222841A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173410A JPH0222841A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222841A true JPH0222841A (ja) | 1990-01-25 |
Family
ID=15959917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173410A Pending JPH0222841A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222841A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6432743B2 (en) | 2000-04-25 | 2002-08-13 | Nec Corporation | Method of manufacturing semiconductor device |
| KR100411970B1 (ko) * | 1995-10-17 | 2004-03-30 | 미크로나스 게엠베하 | 본체내의관련된소자,특히전자소자의분리방법 |
-
1988
- 1988-07-11 JP JP63173410A patent/JPH0222841A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411970B1 (ko) * | 1995-10-17 | 2004-03-30 | 미크로나스 게엠베하 | 본체내의관련된소자,특히전자소자의분리방법 |
| US6432743B2 (en) | 2000-04-25 | 2002-08-13 | Nec Corporation | Method of manufacturing semiconductor device |
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