JPS607182A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS607182A JPS607182A JP58114554A JP11455483A JPS607182A JP S607182 A JPS607182 A JP S607182A JP 58114554 A JP58114554 A JP 58114554A JP 11455483 A JP11455483 A JP 11455483A JP S607182 A JPS607182 A JP S607182A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体基板に放熱体金属を一体化形成させる
、いわゆるＰＨ８（Ｐｌａｔｅｄ Ｈｅａｔ ５ｉｎｋ
）構造の高周波半導体装置の製造方法に関する。
、いわゆるＰＨ８（Ｐｌａｔｅｄ Ｈｅａｔ ５ｉｎｋ
）構造の高周波半導体装置の製造方法に関する。
近年、高周波半導体装置の高出力化は目覚ましく、代表
的な装置であるＧａＡａＦＥＴ （電界効果トランジス
タ）においても、ダート幅の増大・オーミック抵抗の低
減等の能動領域改良による高出力化のみでなく、熱抵抗
の低減による高出力化を図ったフリッゾチップ構造、
Ｐｕｓ構造が適用されるようになった。フリッグチッｆ
構造は、半導体基板の能動層側をヒートシンクにマウン
トするアップサイドダウン形であるのに対して、ＰＨ８
構造は半導体基板の裏面側をヒートシンクにマウントす
るアップサイドアップ形である。半導体装置の発熱部が
チャンネル領域である点を考慮すれば、チャンネル領域
直下を直接ヒートシンクにマウントできるＰＨ８構造が
ＦＥＴの低熱抵抗化に最適と考えられている。
的な装置であるＧａＡａＦＥＴ （電界効果トランジス
タ）においても、ダート幅の増大・オーミック抵抗の低
減等の能動領域改良による高出力化のみでなく、熱抵抗
の低減による高出力化を図ったフリッゾチップ構造、
Ｐｕｓ構造が適用されるようになった。フリッグチッｆ
構造は、半導体基板の能動層側をヒートシンクにマウン
トするアップサイドダウン形であるのに対して、ＰＨ８
構造は半導体基板の裏面側をヒートシンクにマウントす
るアップサイドアップ形である。半導体装置の発熱部が
チャンネル領域である点を考慮すれば、チャンネル領域
直下を直接ヒートシンクにマウントできるＰＨ８構造が
ＦＥＴの低熱抵抗化に最適と考えられている。
従来方法によるＰＨ８溝造ＧａＡ ｓ ＦＥＴの製造方
法を第１図のフローチャートで説明する。酸化膜デポジ
ション・真空蒸着・イオンインプラ・リフトオフ法等の
従来技術を用いて表面側電極配線１まで形成し終ったＧ
ａＡｓ基板２の能動層側を支持台４に可溶性樹脂３を用
いて固定し、もう一方の底面側からラッピング、ケミカ
ルポリッシュ、ケミカルエツチングによｐ ＧａＡｓ基
板２を例えば３０μｍの厚さにまで薄層化する。（第１
図（ａ））。次いで能動層側のパターンに合わせて、素
子分離領域として溝１０を選択エツチングによシ形成す
る（第１図（ｂ））。その後全面に、例えばチタン（１
００ＯＸ ） 、金（１μｍ）の真空蒸着１１１層膜５
及び金の３０μｍの厚メツキ膜６によりＰＨ８を形成す
る（第１図（Ｃ））。さらにＰＨ８の素子分離領域を選
択エツチングして各チップに分離しく第１図（ｄ））、
このチップを支持台４から洗浄分離させて完成する（第
１図（ｅ））。
法を第１図のフローチャートで説明する。酸化膜デポジ
ション・真空蒸着・イオンインプラ・リフトオフ法等の
従来技術を用いて表面側電極配線１まで形成し終ったＧ
ａＡｓ基板２の能動層側を支持台４に可溶性樹脂３を用
いて固定し、もう一方の底面側からラッピング、ケミカ
ルポリッシュ、ケミカルエツチングによｐ ＧａＡｓ基
板２を例えば３０μｍの厚さにまで薄層化する。（第１
図（ａ））。次いで能動層側のパターンに合わせて、素
子分離領域として溝１０を選択エツチングによシ形成す
る（第１図（ｂ））。その後全面に、例えばチタン（１
００ＯＸ ） 、金（１μｍ）の真空蒸着１１１層膜５
及び金の３０μｍの厚メツキ膜６によりＰＨ８を形成す
る（第１図（Ｃ））。さらにＰＨ８の素子分離領域を選
択エツチングして各チップに分離しく第１図（ｄ））、
このチップを支持台４から洗浄分離させて完成する（第
１図（ｅ））。
しかしながら、上記の方法では、素子分離領域を選択エ
ツチングする際（第１図（ｂ））の写真蝕刻時、通常の
片面マスク合わせ装置では表裏のマスク合わせができな
いため、両面マスク合わせ装置とか赤外マスク合わせ装
置といった特殊な装置を用いる必要があること、及びＰ
Ｈ８を選択エツチングする際（第１図（ｄ））、素子分
離領域の凹部のため写真蝕刻プロセスが非常に難しくな
ることの欠点があった。ＰＨ８を形成する際（第１図（
Ｃ））、選択的にメッキをする方法も考えられるが、こ
の場合も素子分離領域の凹部のため写真蝕刻プロセスが
難しい。
ツチングする際（第１図（ｂ））の写真蝕刻時、通常の
片面マスク合わせ装置では表裏のマスク合わせができな
いため、両面マスク合わせ装置とか赤外マスク合わせ装
置といった特殊な装置を用いる必要があること、及びＰ
Ｈ８を選択エツチングする際（第１図（ｄ））、素子分
離領域の凹部のため写真蝕刻プロセスが非常に難しくな
ることの欠点があった。ＰＨ８を形成する際（第１図（
Ｃ））、選択的にメッキをする方法も考えられるが、こ
の場合も素子分離領域の凹部のため写真蝕刻プロセスが
難しい。
以上の欠点の他に、素子分離領域の四部形状がＰＨ８形
状にも残り、ＰＨ８側面の形状が平坦でなく（第１図（
ｅ））、このだめアセンブリ時のハンドリング性の悪化
による歩留シ低下、マウント性の悪化による熱抵抗の増
大等の欠点があシ、本来のＰＨ８構造による低熱抵抗化
という目的が図れなくなるという問題が生じる。このＰ
Ｈ８側面の形状を平坦にするには、（第１図（ｄ））に
おいてＰＨ８の選択エツチングの際、素子分離領域近傍
すべてをエツチングすればよいが、このようにすると、
ＰＨ８のサイズよシもＧａＡｓ基板サイズの方が犬きく
なシ、チップをハンドリングする際、３０μｍの厚みの
ＧａＡｓ片をつかむことになりチップを破壊してしまう
という欠点が生じる。
状にも残り、ＰＨ８側面の形状が平坦でなく（第１図（
ｅ））、このだめアセンブリ時のハンドリング性の悪化
による歩留シ低下、マウント性の悪化による熱抵抗の増
大等の欠点があシ、本来のＰＨ８構造による低熱抵抗化
という目的が図れなくなるという問題が生じる。このＰ
Ｈ８側面の形状を平坦にするには、（第１図（ｄ））に
おいてＰＨ８の選択エツチングの際、素子分離領域近傍
すべてをエツチングすればよいが、このようにすると、
ＰＨ８のサイズよシもＧａＡｓ基板サイズの方が犬きく
なシ、チップをハンドリングする際、３０μｍの厚みの
ＧａＡｓ片をつかむことになりチップを破壊してしまう
という欠点が生じる。
本発明は上記の欠点を除去するもので、製造と取扱いが
容易でかつ熱抵抗の低いＰＨ８構造半導体装置の製造方
法を提供することを目的とする。
容易でかつ熱抵抗の低いＰＨ８構造半導体装置の製造方
法を提供することを目的とする。
能動層に対応する電極配線を囲むように前記半導体基板
の表面に溝を形成し、少くともこの溝を含めた表面に選
択的に第１の金属層を形成した後、裏面よシ前記半導体
基板の厚さを減じて前記第１の金属層を露出させ、裏面
全面に第２の金属ｊ−を形成し、さらにこの第２の金属
層上に前記第１及び第２の金属層領域に比較して厚い放
熱体金属層を選択的に形成し、この放熱体金属層をマス
クにしてこの放熱体金属層間の前記第２の金属層、第１
の金属層を選択的に除去し複数のチップに分離する半導
体装置の製造方法である。
の表面に溝を形成し、少くともこの溝を含めた表面に選
択的に第１の金属層を形成した後、裏面よシ前記半導体
基板の厚さを減じて前記第１の金属層を露出させ、裏面
全面に第２の金属ｊ−を形成し、さらにこの第２の金属
層上に前記第１及び第２の金属層領域に比較して厚い放
熱体金属層を選択的に形成し、この放熱体金属層をマス
クにしてこの放熱体金属層間の前記第２の金属層、第１
の金属層を選択的に除去し複数のチップに分離する半導
体装置の製造方法である。
以下図面を参照して本発明の実施例を詳細に説明する。
即ち、ＧａＡｓＦＥＴの製造を例にして、第２図のフロ
ーチャートに従って本発明の方法を詳細に述べる。厚さ
３００μｍのＧａＡｓ基板２の表面に、酸化膜デポジシ
ョン・真空蒸着・イオンインプラ・リフトオフ法等によ
シソース・ドレイン・チャンネル領域、及びソース・ド
レイン・ダート電極と各・臂ッドの電極配線１を形成し
、さらに電極配線１部分を写真蝕刻法にょシレジストで
マスキングをした後、ブレードによる機械切断あるいは
硫酸系エツチングによシ、素子分離領域として、例えば
幅６０μｍ、深さ３０μｍの溝１０を形成する（第２図
（ａ））。この溝１０は後工程での基板薄膜化の際の膜
厚の目やすとして、さらに、選択厚メツキ膜形成の際の
パターニングの基準として用いるもので、溝の形状と深
さは最終チップ形状に合わせて変える必要がある。
ーチャートに従って本発明の方法を詳細に述べる。厚さ
３００μｍのＧａＡｓ基板２の表面に、酸化膜デポジシ
ョン・真空蒸着・イオンインプラ・リフトオフ法等によ
シソース・ドレイン・チャンネル領域、及びソース・ド
レイン・ダート電極と各・臂ッドの電極配線１を形成し
、さらに電極配線１部分を写真蝕刻法にょシレジストで
マスキングをした後、ブレードによる機械切断あるいは
硫酸系エツチングによシ、素子分離領域として、例えば
幅６０μｍ、深さ３０μｍの溝１０を形成する（第２図
（ａ））。この溝１０は後工程での基板薄膜化の際の膜
厚の目やすとして、さらに、選択厚メツキ膜形成の際の
パターニングの基準として用いるもので、溝の形状と深
さは最終チップ形状に合わせて変える必要がある。
次に、前記溝１０及び溝の周辺に、例えばチタン１００
０ Ｘ 、金１μｍを、写真蝕刻法及び真空蒸着によシ
選択的に形成し第１の金属層７とする（第２図（ｂ））
。さらに、基板２の裏側が上になるように可溶性樹脂３
で支持台４に固定する。
０ Ｘ 、金１μｍを、写真蝕刻法及び真空蒸着によシ
選択的に形成し第１の金属層７とする（第２図（ｂ））
。さらに、基板２の裏側が上になるように可溶性樹脂３
で支持台４に固定する。
続いて、ラッピング、ケミカルポリッシュ及びエツチン
グによシ、前記溝１θ上の第１の金属層７が露出する３
０μｍの厚みまで基板２を薄膜化する（第２図（Ｃ））
。この第１の金属層７は、第２図（Ｃ）で明らかなよう
に、可溶性樹脂３をカバーしており、基板薄膜化の際の
可溶性樹脂３の空気だ壕りを通してのエツチング液進入
の防止、及び第２の金属層蒸着の際の可溶性樹脂３から
のガス及びよごれ発生防止の役目をする。
グによシ、前記溝１θ上の第１の金属層７が露出する３
０μｍの厚みまで基板２を薄膜化する（第２図（Ｃ））
。この第１の金属層７は、第２図（Ｃ）で明らかなよう
に、可溶性樹脂３をカバーしており、基板薄膜化の際の
可溶性樹脂３の空気だ壕りを通してのエツチング液進入
の防止、及び第２の金属層蒸着の際の可溶性樹脂３から
のガス及びよごれ発生防止の役目をする。
薄膜化の最終工程がエツチングであること、及び露出面
に金属・ＧａＡｓ境界があるだめ、この境界は電池効果
と思われるが、エツチングが速く進み深さ数μｍの凹部
ができる。この凹部は写真蝕刻時のマーカとなる。
に金属・ＧａＡｓ境界があるだめ、この境界は電池効果
と思われるが、エツチングが速く進み深さ数μｍの凹部
ができる。この凹部は写真蝕刻時のマーカとなる。
従来方法においては、溝部による３０μｍの深い凹凸が
出来ているのに対して、本発明においては、このような
深い凹凸はなく、わずか数μｍのマーカ用凹部のみとな
シ、基板の平坦性が確保され、後工程での写真蝕刻が非
常に容易になる。さらに、薄膜化した基板表面に、例え
ばチタン（１００ＯＸ ）、金（５０００Ｘ ）の真空
蒸着を全面に行なって第２の金属層８とした後、写真蝕
刻法と電気メッキによシ選択金メッキ層９を厚さ３０μ
ｍ形成する（第２図（ｄ））。この場合、写真蝕刻時レ
ジストのパターンは溝１０の幅よシも少し小さ目に設定
し、選択メッキ層９が島状基板よシ大きくなるようにし
てチップのハンドリングをしやすくする。最後に、例え
ばイオンミーリング法によシ選択メッキ層間のギャップ
直下の第２及び第１の金属層８，７を選択メッキ層９を
マスクにしてエツチングして各チップを分離し、さらに
、溶剤によシ洗浄することで支持台４からチップを分離
させてチップ（第２図（ｅ））を得る。第２図（ｅ）よ
シ、選択メッキ層９は側面、底面共に平坦で、ノ・ンド
リング及びマウントしやすい形になっている。従来方法
においては、金の厚メッキは、これをエツチングする必
要があシ、あまシ厚く形成するのが難しいが、本発明に
よれば、選択メッキを行なっているため、選択メッキ時
のレジストパターンの幅を選択メッキ厚の約２倍に設、
定すれば任意の厚みに形成することができる。
出来ているのに対して、本発明においては、このような
深い凹凸はなく、わずか数μｍのマーカ用凹部のみとな
シ、基板の平坦性が確保され、後工程での写真蝕刻が非
常に容易になる。さらに、薄膜化した基板表面に、例え
ばチタン（１００ＯＸ ）、金（５０００Ｘ ）の真空
蒸着を全面に行なって第２の金属層８とした後、写真蝕
刻法と電気メッキによシ選択金メッキ層９を厚さ３０μ
ｍ形成する（第２図（ｄ））。この場合、写真蝕刻時レ
ジストのパターンは溝１０の幅よシも少し小さ目に設定
し、選択メッキ層９が島状基板よシ大きくなるようにし
てチップのハンドリングをしやすくする。最後に、例え
ばイオンミーリング法によシ選択メッキ層間のギャップ
直下の第２及び第１の金属層８，７を選択メッキ層９を
マスクにしてエツチングして各チップを分離し、さらに
、溶剤によシ洗浄することで支持台４からチップを分離
させてチップ（第２図（ｅ））を得る。第２図（ｅ）よ
シ、選択メッキ層９は側面、底面共に平坦で、ノ・ンド
リング及びマウントしやすい形になっている。従来方法
においては、金の厚メッキは、これをエツチングする必
要があシ、あまシ厚く形成するのが難しいが、本発明に
よれば、選択メッキを行なっているため、選択メッキ時
のレジストパターンの幅を選択メッキ厚の約２倍に設、
定すれば任意の厚みに形成することができる。
次に、第３図に従って応用例を説明する。即ち、ＧａＡ
３基板２に、前記実施例と同様にして、溝１ｏ、第１の
金属層７を形成しく第３図（ａ）。
３基板２に、前記実施例と同様にして、溝１ｏ、第１の
金属層７を形成しく第３図（ａ）。
（ｂ） ） 、その後、薄膜化したのち、第１の金属層
７の領域を基準にして基板の選択的位置に配線電極１に
まで達する細大１１を形成する（第３図（Ｃ））。例え
ば直径２０μｍのレジストパターンで３０μｍの深さの
穴を開け、配線電極を露出さ９− すと最終的に直径５０μｍの細穴が形成される。
７の領域を基準にして基板の選択的位置に配線電極１に
まで達する細大１１を形成する（第３図（Ｃ））。例え
ば直径２０μｍのレジストパターンで３０μｍの深さの
穴を開け、配線電極を露出さ９− すと最終的に直径５０μｍの細穴が形成される。
続いて第２の金属層８及び選択厚メッキ層９を前記実施
例と同様に形成しく第３図（ｄ））、最後に、例えばイ
オンミーリング法によシ選択メッキ層間のギャップ直下
の第２及び第１の金属層８．７を選択メッキ層９をマス
クにしてエツチングして各チラノを分離し、さらに溶剤
によシ洗浄することで支持台４からチップを分離させて
チップ（第３図（ｅ））が得られる。この方法によれば
、特定の配線電極、例えばソースを基板側に接地するこ
とが、簡単なマスク合わせて精度よく行なうことができ
、非常に効果がある。
例と同様に形成しく第３図（ｄ））、最後に、例えばイ
オンミーリング法によシ選択メッキ層間のギャップ直下
の第２及び第１の金属層８．７を選択メッキ層９をマス
クにしてエツチングして各チラノを分離し、さらに溶剤
によシ洗浄することで支持台４からチップを分離させて
チップ（第３図（ｅ））が得られる。この方法によれば
、特定の配線電極、例えばソースを基板側に接地するこ
とが、簡単なマスク合わせて精度よく行なうことができ
、非常に効果がある。
以上述べたように本発明によれば、従来、両面マスク合
わせ装置や赤外マスク合わせ装置といった特殊な装置を
必要としていたのに対し、一般ゾレナ半導体用設備で製
造可能となること、工程途中での写真蝕刻時、基板表面
の平坦性が保たれているため写真蝕刻が容易になること
、及びチップのＰＩ（Ｓ表面及び側面が平坦に形成でき
るようになシ、ハンドリング性・マウント性が向上する
こと等の利点が得られる。この結果、歩留シの良い低熱
抵抗ＧａＡｓＦＥＴを得ることができ、大幅な高出力化
を図ることができる。
わせ装置や赤外マスク合わせ装置といった特殊な装置を
必要としていたのに対し、一般ゾレナ半導体用設備で製
造可能となること、工程途中での写真蝕刻時、基板表面
の平坦性が保たれているため写真蝕刻が容易になること
、及びチップのＰＩ（Ｓ表面及び側面が平坦に形成でき
るようになシ、ハンドリング性・マウント性が向上する
こと等の利点が得られる。この結果、歩留シの良い低熱
抵抗ＧａＡｓＦＥＴを得ることができ、大幅な高出力化
を図ることができる。
以上、本発明の詳細において、ＧａＡａＦＥＴの製造方
法について説明したが、これに限定されるものではなく
、プレナ購造のアップサイドアップ形半導体装置におい
ては、本発明によるＰＨ８構造の製法が適用でき、同様
な効果が得られるのは明らかである。また、本発明の詳
細において、第１．第２の金属層はチタン、金の２重層
を用いたが、これに限定されるものではない。
法について説明したが、これに限定されるものではなく
、プレナ購造のアップサイドアップ形半導体装置におい
ては、本発明によるＰＨ８構造の製法が適用でき、同様
な効果が得られるのは明らかである。また、本発明の詳
細において、第１．第２の金属層はチタン、金の２重層
を用いたが、これに限定されるものではない。
第１図は従来のＰＨ８形ＧａＡｓＦＥＴの製造方法フロ
ーチャートを示す断面図、第２図は本発明の一実施例の
フローチャートを示す断面図、第３図は本発明の他の実
施例のフローチャートを示す断面図である。 １・・・電極配線、２・・・ＧａＡｓ基板、３・・・可
溶性樹脂、４・・・支持台、５・・・真空蒸着積層膜、
６・・・厚メツキ膜、７・・・第１金属層、８・・・第
２金属層、９・・・選択厚メッキ層、１ｏ・・・溝、１
１・・・細大。 出願人代理人 弁理士 鈴 江 武 彦リ −Ｏψ １） ＾ −ノ ２０
ーチャートを示す断面図、第２図は本発明の一実施例の
フローチャートを示す断面図、第３図は本発明の他の実
施例のフローチャートを示す断面図である。 １・・・電極配線、２・・・ＧａＡｓ基板、３・・・可
溶性樹脂、４・・・支持台、５・・・真空蒸着積層膜、
６・・・厚メツキ膜、７・・・第１金属層、８・・・第
２金属層、９・・・選択厚メッキ層、１ｏ・・・溝、１
１・・・細大。 出願人代理人 弁理士 鈴 江 武 彦リ −Ｏψ １） ＾ −ノ ２０
Claims (2)
- （１）能動層に対応する電極配線を形成した半導体基板
の裏面に放熱体金属を一体化形成してなる半導体装置の
製造方法において、前記電極配線を囲むように前記半導
体基板の表面に溝を形成し、少くともこの溝を含めた表
面に選択的に第１の金属層を形成した後、裏面よシ前記
半導体基板の厚さを減じて前記第１の金属層を露出させ
、裏面全面に第２の金属層を形成し、さらにこの第２の
金属層上に前記第１及び第２の金属層領域に比較して厚
い放熱体金属層を選択的に形成し、この放熱体金属層を
マスクにしてこの放熱体金属層間の前記第２の金属層、
第１の金属層を選択的に除去し複数のチップに分離する
ことを特徴とする半導体装置の製造方法。 - （２）前記第１の金属層を露出させた後、裏面の選択的
位置に前記電極配線に達する細大を形１− 成する工程を加え、その後に第２の金属層を形成するこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114554A JPS607182A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114554A JPS607182A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607182A true JPS607182A (ja) | 1985-01-14 |
Family
ID=14640701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114554A Pending JPS607182A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607182A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482553A (en) * | 1987-09-24 | 1989-03-28 | Mitsubishi Electric Corp | Semiconductor device |
| JPH05211176A (ja) * | 1992-01-22 | 1993-08-20 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
| JP2009099954A (ja) * | 2007-09-04 | 2009-05-07 | Infineon Technologies Ag | 半導体基板分割方法および半導体回路構造製造方法 |
-
1983
- 1983-06-25 JP JP58114554A patent/JPS607182A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482553A (en) * | 1987-09-24 | 1989-03-28 | Mitsubishi Electric Corp | Semiconductor device |
| JPH05211176A (ja) * | 1992-01-22 | 1993-08-20 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
| JP2009099954A (ja) * | 2007-09-04 | 2009-05-07 | Infineon Technologies Ag | 半導体基板分割方法および半導体回路構造製造方法 |
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