JPS59208749A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59208749A JPS59208749A JP8307583A JP8307583A JPS59208749A JP S59208749 A JPS59208749 A JP S59208749A JP 8307583 A JP8307583 A JP 8307583A JP 8307583 A JP8307583 A JP 8307583A JP S59208749 A JPS59208749 A JP S59208749A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- inclination
- etching
- tapered
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係ｐ、、特に拡散工程
？終えたウェーハに配線パター／を形成する方法に関す
るものである。
？終えたウェーハに配線パター／を形成する方法に関す
るものである。
従来の半導体装置の配線パターンは、半導体ウェーハ表
面の識化膜等の絶縁膜にコンタクトホールを形成し、次
にメタル全蒸着等によシ付漸せしめ、その後メタルを選
択的に除去することによシ形成していた。しかしながら
、このような従来の方法は、配線間隔全十分にとる必要
があること、及びメタル特にアルミニウム等のドライエ
ツチングによる微細パターン形成方法が確立されていな
いことなどにより、半導体装置の集積化、縮小化を阻害
する狭因のひとつになっていた。
面の識化膜等の絶縁膜にコンタクトホールを形成し、次
にメタル全蒸着等によシ付漸せしめ、その後メタルを選
択的に除去することによシ形成していた。しかしながら
、このような従来の方法は、配線間隔全十分にとる必要
があること、及びメタル特にアルミニウム等のドライエ
ツチングによる微細パターン形成方法が確立されていな
いことなどにより、半導体装置の集積化、縮小化を阻害
する狭因のひとつになっていた。
本発明の目的は、配線間隔を事実上ゼロにし、またメタ
ルのエツチングに対しても微小寸法部分を減らすことに
より、微細な配線バター／を得る半導体装置の製造方法
全提供することにるる。
ルのエツチングに対しても微小寸法部分を減らすことに
より、微細な配線バター／を得る半導体装置の製造方法
全提供することにるる。
本発明は、コンタクト・ホール全形成した後絶縁膜上に
フォト・レジメ）ｋ塗布し後に下段配線部となる領域全
開孔する工程と、互いに異なる傾斜をつけて異方性エツ
チング全二度施す工程と、選択的に金属膜を形成する工
程とを含むこと’に％徴とする半導体装置の製造方法に
ある。
フォト・レジメ）ｋ塗布し後に下段配線部となる領域全
開孔する工程と、互いに異なる傾斜をつけて異方性エツ
チング全二度施す工程と、選択的に金属膜を形成する工
程とを含むこと’に％徴とする半導体装置の製造方法に
ある。
本発明によれば、傾斜金つけて異方性エツチングを行う
ことで逆テーパを実現し、配線のメタルを上下二段に分
離した配線が得られる。
ことで逆テーパを実現し、配線のメタルを上下二段に分
離した配線が得られる。
次に回向奮参照しながら本発明の実施例について詳細に
説明する。
説明する。
第１図（ａ）乃至第１図（ｄ）は従来の配線形成方法を
説明する半導体基板の断面図である。まず第１図（ａ）
において、シリコン基板１上の酸化膜２に部分的にコン
タクト・ホール３を形成し、第１図（ｂ）ではその表面
にアルミニウム４を蒸着し、第１図（Ｃ）でアルミニウ
ム４の選択的除去を行い、配線パター７５全形成してい
る。第１図（ｄ）は第１図（Ｃ）で形成された配線を上
面から見た平面図である。
説明する半導体基板の断面図である。まず第１図（ａ）
において、シリコン基板１上の酸化膜２に部分的にコン
タクト・ホール３を形成し、第１図（ｂ）ではその表面
にアルミニウム４を蒸着し、第１図（Ｃ）でアルミニウ
ム４の選択的除去を行い、配線パター７５全形成してい
る。第１図（ｄ）は第１図（Ｃ）で形成された配線を上
面から見た平面図である。
第２図（ａ）乃至第２図（ｆ）は不発明の実施例を製造
工程順に示した断面図である。本発明によれば、第１図
（ａ）に２いて／リコノ基板ｌ上の酸化膜２にコンタク
ト・ホール３を形成するまでは従来と同様で必９、その
後第２図（ａ） Ｋ示すように、フォトレジスト６を塗
布し、下段配線部７のみ全開孔する。次に第４図に示す
ように、このように処理した半導体ウェーハ１４に傾斜
全島えて、ＨＩＥ（ＩＪアクティブ・イオン・エツチン
グ）の様な異方性ドライエッチ／グを施すと、第２図中
）の様にテーパー及び逆テーパが形成される。具体的に
は第４図において、上下側電極板１１．１２間のホルダ
１３上に半導体ウェーハ１４を置くことで実現できる。
工程順に示した断面図である。本発明によれば、第１図
（ａ）に２いて／リコノ基板ｌ上の酸化膜２にコンタク
ト・ホール３を形成するまでは従来と同様で必９、その
後第２図（ａ） Ｋ示すように、フォトレジスト６を塗
布し、下段配線部７のみ全開孔する。次に第４図に示す
ように、このように処理した半導体ウェーハ１４に傾斜
全島えて、ＨＩＥ（ＩＪアクティブ・イオン・エツチン
グ）の様な異方性ドライエッチ／グを施すと、第２図中
）の様にテーパー及び逆テーパが形成される。具体的に
は第４図において、上下側電極板１１．１２間のホルダ
１３上に半導体ウェーハ１４を置くことで実現できる。
さらに半導体ウェーハ１４の傾斜を逆にして同様にＲＩ
Ｅ を行い（第２図（Ｃ））、Ｖシスト？除去すると、
第２図（ｄ）の様に、下段と上段との境が逆テーパにな
った構造を得ることができる。これにアルミニウム８を
蒸着しく第２図（ｅ） ） 、必要に応じてアルミニウ
ム８を選択的除去すると、第２図（ｆ）の様な上段配線
部９と下段配線部１０とｔ有する配線バター／全得るこ
とになる。但し、上部と下部との配線のコンタクトは、
逆テーパになっていない境界から、すなわち第２図（ｆ
）において紙面に垂直な方向からとることができる。
Ｅ を行い（第２図（Ｃ））、Ｖシスト？除去すると、
第２図（ｄ）の様に、下段と上段との境が逆テーパにな
った構造を得ることができる。これにアルミニウム８を
蒸着しく第２図（ｅ） ） 、必要に応じてアルミニウ
ム８を選択的除去すると、第２図（ｆ）の様な上段配線
部９と下段配線部１０とｔ有する配線バター／全得るこ
とになる。但し、上部と下部との配線のコンタクトは、
逆テーパになっていない境界から、すなわち第２図（ｆ
）において紙面に垂直な方向からとることができる。
すなわち、第３図に示すように、半導体ウェーハ平面１
Ｘ−Ｙ平面としたとき、Ｘ方向に傾けてＲＩＥ ＝ｉ行
ったとすると、Ｘ方向に配線間隔ゼロ、Ｙ方向には従来
通ジの配線間隔をもつバター７の形成が可能である。こ
れは、配線部分に関しては面積を２分の１に縮小できる
こと？意味している。
Ｘ−Ｙ平面としたとき、Ｘ方向に傾けてＲＩＥ ＝ｉ行
ったとすると、Ｘ方向に配線間隔ゼロ、Ｙ方向には従来
通ジの配線間隔をもつバター７の形成が可能である。こ
れは、配線部分に関しては面積を２分の１に縮小できる
こと？意味している。
また、アルミニウムの選択的エツチングのだめのレジス
トのバター二／グＶこついては、第１図（ｋ）中アルミ
ニウムが表面についていない領域ケ抜くたけでよく、Ｘ
方向に関しては配線幅のパターンを形成すべき頭載ｋ
ｌ／２に、減少することができる。
トのバター二／グＶこついては、第１図（ｋ）中アルミ
ニウムが表面についていない領域ケ抜くたけでよく、Ｘ
方向に関しては配線幅のパターンを形成すべき頭載ｋ
ｌ／２に、減少することができる。
以上のように、本発明によれば、配線？賜密度化できる
という効果が得られる。
という効果が得られる。
第１図（ａ）乃至第１図（Ｃ）は従来の製造方法を示す
半２ｎ１体基板の断面図、第１図（ｄ）は第１図（Ｃ）
の半導体基板の平Ｉｍ図、第２図（ａ）乃至第２図（ｆ
）は本発明の実施例の製造方法を示す半導体基板の断面
図、第３図は第２図（ｆ）の半導体基板の平面図、第４
図は不発明の実施例の異方性ドライエツチノグ葡施すセ
ζ態を示す揃断面図である。同図に２いて、ｌは／リコ
／基板、２は酸化膜、３はコンタクトホール、４，８は
アルミニウム、５は配線パターン、６はレジスト、７は
Ｆ設配線部、９．１０は上段、］；段の配線、１１．１
２は上、下段電極板、１３はホルダ、１４は半導体ウェ
ーハである。 草／ ＩｖＩ（１１２） 華 ／ 膠ｙｌ（ｂ）
半２ｎ１体基板の断面図、第１図（ｄ）は第１図（Ｃ）
の半導体基板の平Ｉｍ図、第２図（ａ）乃至第２図（ｆ
）は本発明の実施例の製造方法を示す半導体基板の断面
図、第３図は第２図（ｆ）の半導体基板の平面図、第４
図は不発明の実施例の異方性ドライエツチノグ葡施すセ
ζ態を示す揃断面図である。同図に２いて、ｌは／リコ
／基板、２は酸化膜、３はコンタクトホール、４，８は
アルミニウム、５は配線パターン、６はレジスト、７は
Ｆ設配線部、９．１０は上段、］；段の配線、１１．１
２は上、下段電極板、１３はホルダ、１４は半導体ウェ
ーハである。 草／ ＩｖＩ（１１２） 華 ／ 膠ｙｌ（ｂ）
Claims (1)
- 半導体基板にコンタクト・ホール全形成した後絶縁膜上
にフォト・レジストを塗布し後に下段配線部となるべき
領域を開孔する工程と、互いに異なる傾斜をつけて異方
性エッチ／グ全二度施す工程と、選択的に金属膜を形成
する工程と金営むことに％徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8307583A JPS59208749A (ja) | 1983-05-12 | 1983-05-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8307583A JPS59208749A (ja) | 1983-05-12 | 1983-05-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208749A true JPS59208749A (ja) | 1984-11-27 |
Family
ID=13792057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8307583A Pending JPS59208749A (ja) | 1983-05-12 | 1983-05-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208749A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5849638A (en) * | 1996-03-04 | 1998-12-15 | International Business Machines Corporation | Deep trench with enhanced sidewall surface area |
-
1983
- 1983-05-12 JP JP8307583A patent/JPS59208749A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5849638A (en) * | 1996-03-04 | 1998-12-15 | International Business Machines Corporation | Deep trench with enhanced sidewall surface area |
| US6153474A (en) * | 1996-03-04 | 2000-11-28 | International Business Machines Corporation | Method of controllably forming a LOCOS oxide layer over a portion of a vertically extending sidewall of a trench extending into a semiconductor substrate |
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