JPH04255226A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04255226A JPH04255226A JP1628291A JP1628291A JPH04255226A JP H04255226 A JPH04255226 A JP H04255226A JP 1628291 A JP1628291 A JP 1628291A JP 1628291 A JP1628291 A JP 1628291A JP H04255226 A JPH04255226 A JP H04255226A
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- layer
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に配線の形成方法に関する。
関し、特に配線の形成方法に関する。
【０００２】
【従来の技術】従来の配線を形成する方法について、図
面を参照して説明する。例えば、金，銅等の１ｂ族金属
からなる配線を形成する場合は、まず図３（ａ）に示す
ように、シリコン等の半導体基板１上の素子形成層２上
に酸化シリコン等からなる層間絶縁膜３を形成した後、
配線材料として例えば金層９を形成する。次でマスク材
としてのホトレジスト膜４Ｂからなるパターンを形成す
る。次に図３（ｂ）に示すように、イオンミリング法に
より金層９をエッチングし金配線９Ａを形成する。この
際、フォトレジスト膜４Ｂの側壁に金の再付着層１０が
形成される。また、配線間隔の狭い場所では、シャドウ
ィング効果によりエッチング残り１１が発生する。
面を参照して説明する。例えば、金，銅等の１ｂ族金属
からなる配線を形成する場合は、まず図３（ａ）に示す
ように、シリコン等の半導体基板１上の素子形成層２上
に酸化シリコン等からなる層間絶縁膜３を形成した後、
配線材料として例えば金層９を形成する。次でマスク材
としてのホトレジスト膜４Ｂからなるパターンを形成す
る。次に図３（ｂ）に示すように、イオンミリング法に
より金層９をエッチングし金配線９Ａを形成する。この
際、フォトレジスト膜４Ｂの側壁に金の再付着層１０が
形成される。また、配線間隔の狭い場所では、シャドウ
ィング効果によりエッチング残り１１が発生する。
【０００３】
【発明が解決しようとする課題】上述した従来の１ｂ族
金属を用いる配線の形成方法では、シャドウィング効果
によるエッチング残り１１が発生するため、微細化が困
難であった。また、マスク材の側壁に金属の再付着層が
形成されるため、マスク材にホトレジスト膜を用いた場
合、ホトレジスト膜除去の際に再付着層が剥離し、金属
配線間の短絡を発生させるという問題点があった。さら
に、上層に配線層を形成する場合、下層の金属配線上に
平坦な層間絶縁膜の形成が困難であるという問題点もあ
った。
金属を用いる配線の形成方法では、シャドウィング効果
によるエッチング残り１１が発生するため、微細化が困
難であった。また、マスク材の側壁に金属の再付着層が
形成されるため、マスク材にホトレジスト膜を用いた場
合、ホトレジスト膜除去の際に再付着層が剥離し、金属
配線間の短絡を発生させるという問題点があった。さら
に、上層に配線層を形成する場合、下層の金属配線上に
平坦な層間絶縁膜の形成が困難であるという問題点もあ
った。
【０００４】
【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、半導体基板上に素子形成層を設けたのち
全面に層間絶縁膜を形成する工程と、前記層間絶縁膜に
配線用の溝を形成する工程と、この溝を含む全面に金属
層を形成したのちエッチバックし溝内にのみ金属層を残
す工程とを含むものである。
の製造方法は、半導体基板上に素子形成層を設けたのち
全面に層間絶縁膜を形成する工程と、前記層間絶縁膜に
配線用の溝を形成する工程と、この溝を含む全面に金属
層を形成したのちエッチバックし溝内にのみ金属層を残
す工程とを含むものである。
【０００５】第２の発明の半導体装置の製造方法は、半
導体基板上に素子形成層を設けたのち全面に第１層間絶
縁膜を形成する工程と、この第１層間絶縁膜中に開口部
を設けたのち前記素子形成層に接続する電極を形成する
工程と、この電極表面を含む全面に第２層間絶縁膜を形
成する工程と、前記電極上の前記第２層間絶縁膜にビア
ホール形成用の第１の溝を形成する工程と、この第１の
溝を含む前記第２層間絶縁膜をパターニングし配線用の
第２の溝を形成すると共に前記第１の溝の底面部をエッ
チングして前記電極の表面を露出させる工程と、前記第
１及び第２の溝内に金属層を形成する工程とを含むもの
である。
導体基板上に素子形成層を設けたのち全面に第１層間絶
縁膜を形成する工程と、この第１層間絶縁膜中に開口部
を設けたのち前記素子形成層に接続する電極を形成する
工程と、この電極表面を含む全面に第２層間絶縁膜を形
成する工程と、前記電極上の前記第２層間絶縁膜にビア
ホール形成用の第１の溝を形成する工程と、この第１の
溝を含む前記第２層間絶縁膜をパターニングし配線用の
第２の溝を形成すると共に前記第１の溝の底面部をエッ
チングして前記電極の表面を露出させる工程と、前記第
１及び第２の溝内に金属層を形成する工程とを含むもの
である。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）〜（ｃ）は本発明の第１の実施例を説明
するための半導体チップの断面図である。
る。図１（ａ）〜（ｃ）は本発明の第１の実施例を説明
するための半導体チップの断面図である。
【０００７】まず図１（ａ）に示すように、シリコン等
からなる半導体基板１上に不純物拡散等により素子形成
層２を設けたのち、その上に酸化シリコン等からなる層
間絶縁膜３を形成する。次で配線部の反転パターンをホ
トレジスト膜４により形成する。次に図１（ｂ）に示す
ように、このホトレジスト膜４をマスクとし配線に必要
な深さまで層間絶縁膜３をエッチングし溝５を形成する
。次に、ホトレジスト膜４を除去した後、配線金属とし
て全面に金層６を形成する。この際、金層６の膜厚は、
配線形成用の溝５の幅の１．５倍以上が望ましい。 次に図１（ｃ）に示すように、イオンミリング法等によ
り、金層６を全面エッチバックすることにより、溝５内
にのみ金層を残し、金配線６Ａを形成する。
からなる半導体基板１上に不純物拡散等により素子形成
層２を設けたのち、その上に酸化シリコン等からなる層
間絶縁膜３を形成する。次で配線部の反転パターンをホ
トレジスト膜４により形成する。次に図１（ｂ）に示す
ように、このホトレジスト膜４をマスクとし配線に必要
な深さまで層間絶縁膜３をエッチングし溝５を形成する
。次に、ホトレジスト膜４を除去した後、配線金属とし
て全面に金層６を形成する。この際、金層６の膜厚は、
配線形成用の溝５の幅の１．５倍以上が望ましい。 次に図１（ｃ）に示すように、イオンミリング法等によ
り、金層６を全面エッチバックすることにより、溝５内
にのみ金層を残し、金配線６Ａを形成する。
【０００８】このように第１の実施例によれば、金層６
を全面エッチバックし溝５内に金配線５Ａを形成するた
め、従来のようにマスクへの金属の再付着は原理的に発
生することはなく、またシャドウィング効果も発生しな
い。更に、配線上への平坦な層間絶縁膜の形成も容易で
ある。
を全面エッチバックし溝５内に金配線５Ａを形成するた
め、従来のようにマスクへの金属の再付着は原理的に発
生することはなく、またシャドウィング効果も発生しな
い。更に、配線上への平坦な層間絶縁膜の形成も容易で
ある。
【０００９】図２（ａ）〜（ｄ）は本発明の第２の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００１０】まず図２（ａ）に示すように、第１の実施
例と同様に半導体基板１上に素子形成層２と酸化シリコ
ン膜等からなる第１層間絶縁膜３Ａを設けたのち開口部
を形成し素子と接続する電極７を形成する。次でこの電
極７上に第２層間絶縁膜３Ｂを形成したのちリソグラフ
ィ技術によりパターニングし、ビアホール用の溝８を形
成する。この場合、ビアホール用の溝８の深さは、後工
程で配線部のエッチングを行なった時に、電極７に溝８
が達しビアホールが形成されるようにする。次に図２（
ｂ）に示すように、全面にホトレジスト膜４Ａを形成し
たのち、溝８上を含む配線形成部に開口部を有するパタ
ーンを形成する。
例と同様に半導体基板１上に素子形成層２と酸化シリコ
ン膜等からなる第１層間絶縁膜３Ａを設けたのち開口部
を形成し素子と接続する電極７を形成する。次でこの電
極７上に第２層間絶縁膜３Ｂを形成したのちリソグラフ
ィ技術によりパターニングし、ビアホール用の溝８を形
成する。この場合、ビアホール用の溝８の深さは、後工
程で配線部のエッチングを行なった時に、電極７に溝８
が達しビアホールが形成されるようにする。次に図２（
ｂ）に示すように、全面にホトレジスト膜４Ａを形成し
たのち、溝８上を含む配線形成部に開口部を有するパタ
ーンを形成する。
【００１１】次に図２（ｃ）に示すように、第１の実施
例と同様にホトレジスト膜４Ａをマスクとして第２層間
絶縁膜３をエッチングし配線用の溝５Ａを形成する。こ
の時ビアホール用の溝８も深くなり、電極７の表面が露
出する。次で全面に金層６を形成す。次に図２（ｄ）に
示すように、金層６を全面エッチバックすることにより
、電極７と接続された金配線６Ｂが形成される。
例と同様にホトレジスト膜４Ａをマスクとして第２層間
絶縁膜３をエッチングし配線用の溝５Ａを形成する。こ
の時ビアホール用の溝８も深くなり、電極７の表面が露
出する。次で全面に金層６を形成す。次に図２（ｄ）に
示すように、金層６を全面エッチバックすることにより
、電極７と接続された金配線６Ｂが形成される。
【００１２】本第２の実施例での電極７は、素子形成に
用いる多結晶シリコンやアルミニウム合金等もしくは、
下層の配線金属のいずれでも良い。このように第２の実
施例によれば電極７と接続する配線が容易に形成でき、
しかも第１の実施例と同様の効果がある。
用いる多結晶シリコンやアルミニウム合金等もしくは、
下層の配線金属のいずれでも良い。このように第２の実
施例によれば電極７と接続する配線が容易に形成でき、
しかも第１の実施例と同様の効果がある。
【００１３】尚、上記実施例においては配線用の金属と
して金を用いた場合について説明したが、これに限定さ
れるものではなく、銅やアルミニウム等であってもよい
ことは勿論である。
して金を用いた場合について説明したが、これに限定さ
れるものではなく、銅やアルミニウム等であってもよい
ことは勿論である。
【００１４】
【発明の効果】以上説明したように本発明は、層間絶縁
膜に配線部となる溝を形成した後、金属層を形成し、全
面エッチバックにより配線部にのみ金属層を残して配線
を形成するため、従来のようにマスクへの金属の再付着
層による配線の短絡は原理的に発生しないという効果が
ある。また、配線間隔が狭くなった場合でも、シャドウ
ィング効果も原理的に発生しないという効果がある。さ
らに金属層の全面エッチバック後の表面は、層間絶縁膜
と配線部に段差がほとんどないため、上層にも容易に配
線層が形成できるという効果もある。
膜に配線部となる溝を形成した後、金属層を形成し、全
面エッチバックにより配線部にのみ金属層を残して配線
を形成するため、従来のようにマスクへの金属の再付着
層による配線の短絡は原理的に発生しないという効果が
ある。また、配線間隔が狭くなった場合でも、シャドウ
ィング効果も原理的に発生しないという効果がある。さ
らに金属層の全面エッチバック後の表面は、層間絶縁膜
と配線部に段差がほとんどないため、上層にも容易に配
線層が形成できるという効果もある。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図３】従来の半導体装置の製造方法を説明するための
半導体チップの断面図である。
半導体チップの断面図である。
１ 半導体基板
２ 素子形成層
３ 層間絶縁膜
３Ａ 第１層間絶縁膜
３Ｂ 第２層間絶縁膜
４，４Ａ，４Ｂ ホトレジスト膜５ 溝
６ 金層
６Ａ，６Ｂ 金配線
７ 電極
８ 溝
９ 金層
１０ 再付着層
１１ エッチング残り
Claims (2)
- 【請求項１】 半導体基板上に素子形成層を設けたの
ち全面に層間絶縁膜を形成する工程と、前記層間絶縁膜
に配線用の溝を形成する工程と、この溝を含む全面に金
属層を形成したのちエッチバックし溝内にのみ金属層を
残す工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体基板上に素子形成層を設けたの
ち全面に第１層間絶縁膜を形成する工程と、この第１層
間絶縁膜中に開口部を設けたのち前記素子形成層に接続
する電極を形成する工程と、この電極表面を含む全面に
第２層間絶縁膜を形成する工程と、前記電極上の前記第
２層間絶縁膜にビアホール形成用の第１の溝を形成する
工程と、この第１の溝を含む前記第２層間絶縁膜をパタ
ーニングし配線用の第２の溝を形成すると共に前記第１
の溝の底面部をエッチングして前記電極の表面を露出さ
せる工程と、前記第１及び第２の溝内に金属層を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1628291A JPH04255226A (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1628291A JPH04255226A (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255226A true JPH04255226A (ja) | 1992-09-10 |
Family
ID=11912198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1628291A Pending JPH04255226A (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04255226A (ja) |
-
1991
- 1991-02-07 JP JP1628291A patent/JPH04255226A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000530 |