JPS5877246A - 多層配線構造の形成方法 - Google Patents
多層配線構造の形成方法Info
- Publication number
- JPS5877246A JPS5877246A JP17459081A JP17459081A JPS5877246A JP S5877246 A JPS5877246 A JP S5877246A JP 17459081 A JP17459081 A JP 17459081A JP 17459081 A JP17459081 A JP 17459081A JP S5877246 A JPS5877246 A JP S5877246A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- multilayer wiring
- insulating film
- film
- interlayer insulating
- Prior art date
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- Pending
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多層配線構造の形成方法に関するものである。
半導体集積回路装置(xc)tcおいて、層間絶縁膜に
ボリイきド膜を用いた多層配線プロセスでは、ホトレジ
ストでパターン形成後、ウェットエツチングでポリイミ
ド膜にスルーホールを形成し、ホトレジスト除去後に上
層配線材料を付着して配線を形成する方法を用いている
。しかし、この技術では、プロセスが煩雑!生産性が悪
く、また異物が付着しゃ丁い。さらに、ウェットエツチ
ングを使用するため、微細化が困難である。
ボリイきド膜を用いた多層配線プロセスでは、ホトレジ
ストでパターン形成後、ウェットエツチングでポリイミ
ド膜にスルーホールを形成し、ホトレジスト除去後に上
層配線材料を付着して配線を形成する方法を用いている
。しかし、この技術では、プロセスが煩雑!生産性が悪
く、また異物が付着しゃ丁い。さらに、ウェットエツチ
ングを使用するため、微細化が困難である。
本発明の目的は、上記の問題点を解決し、より微細な眉
間絶縁膜の加工および配線の形成を一貫した連続ドライ
処理で可能とするものである。
間絶縁膜の加工および配線の形成を一貫した連続ドライ
処理で可能とするものである。
以下1本発明の実施例を図面について説明する。
まず、第1図のように、半導体基板1の一生面に設けた
絶縁層2(実際には、フィールド8iQ。
絶縁層2(実際には、フィールド8iQ。
膜とリンシリケートガラス膜との2層絶縁膜)上に1層
目のアルミニウム配II3を公知の方法に従って形成し
、更に全面にポリイミド膜4を塗布後に1Mo又はム4
等からなる厚さ0.2μm@度の金属薄膜5を上層配線
形状忙公知の方法忙従って形成する。図中の6は金属薄
膜4のバターニングに用いるエツチングマスクとしての
7オトレジストである。この際、金属薄膜5の開ロアは
後記のスルーホールの位置に形成される。
目のアルミニウム配II3を公知の方法に従って形成し
、更に全面にポリイミド膜4を塗布後に1Mo又はム4
等からなる厚さ0.2μm@度の金属薄膜5を上層配線
形状忙公知の方法忙従って形成する。図中の6は金属薄
膜4のバターニングに用いるエツチングマスクとしての
7オトレジストである。この際、金属薄膜5の開ロアは
後記のスルーホールの位置に形成される。
次いで第2図のように、フォトレジスト6の除去後に、
ウェハ8全体を所定角度だけ相対的に傾斜させ、この状
態で上面から紙面上下方向にドライエツチング(プラズ
マエツチング)を行なう。
ウェハ8全体を所定角度だけ相対的に傾斜させ、この状
態で上面から紙面上下方向にドライエツチング(プラズ
マエツチング)を行なう。
これによって、金属薄膜をマスクとして下地のポリイミ
ド膜4に上記開ロアに一致したスルーホール9が形成さ
れる。このスルーホール9の側壁面は、ウェハ8を上記
の如(に傾むけて処理したためKf−バー10を具備し
たものとなっている。
ド膜4に上記開ロアに一致したスルーホール9が形成さ
れる。このスルーホール9の側壁面は、ウェハ8を上記
の如(に傾むけて処理したためKf−バー10を具備し
たものとなっている。
次いで第3図のよう忙、金属薄膜5をそのまま残した状
態で全面に公知の真空蒸着技術でアルミニウムを付着せ
しめ、このアルミニウム(必要トあれば金属薄膜5)を
所定パターンにエツチングして、下層配線3とスルーホ
ール9にて接続された2層目のアルミニウム配線11を
形成する。
態で全面に公知の真空蒸着技術でアルミニウムを付着せ
しめ、このアルミニウム(必要トあれば金属薄膜5)を
所定パターンにエツチングして、下層配線3とスルーホ
ール9にて接続された2層目のアルミニウム配線11を
形成する。
なお、上下の配線材料3,11や薄膜5の材質は種々の
ものを選択できるし、また上記スルーホール9のテーパ
ーの付は方も様々の方法で行なってよい。
ものを選択できるし、また上記スルーホール9のテーパ
ーの付は方も様々の方法で行なってよい。
以上述べた如(、本発明による方法は、ドライ処理で行
なうため、従来以上の微細加工が可能でアリ、また、ス
ルーホールにテーパーをつけることができるため、段切
れの問題がなく上下の配線間の電気的導通が安定して得
られる。さらに、−貫した連続ドライ処理が可能なため
、工程が簡単であり、生産性の向上が可能であり、しか
も常にクリーンな状態を保持することができる。
なうため、従来以上の微細加工が可能でアリ、また、ス
ルーホールにテーパーをつけることができるため、段切
れの問題がなく上下の配線間の電気的導通が安定して得
られる。さらに、−貫した連続ドライ処理が可能なため
、工程が簡単であり、生産性の向上が可能であり、しか
も常にクリーンな状態を保持することができる。
第1図、第2図及び第3図は、本発明の実施例による多
層配線の形成方法を工17!!A11vc示す各断面図
である。 なお、図面に用いられている符号忙おいて、3は1層目
のアルミニウム配線、4はポリイミド族。 5は金属薄膜、9はスルーホール、10はテーパー面、
11は2層目のアルミニウム配線である。
層配線の形成方法を工17!!A11vc示す各断面図
である。 なお、図面に用いられている符号忙おいて、3は1層目
のアルミニウム配線、4はポリイミド族。 5は金属薄膜、9はスルーホール、10はテーパー面、
11は2層目のアルミニウム配線である。
Claims (1)
- 1、半導体基体上に下層配線を形成し、次いで全面に層
間絶縁膜を被着し1次いでこの層間絶縁膜上に導電膜を
所定パターンに形成し、次いで全体を所定角度相対的に
傾斜させた状態において前記導電膜をマスクとして前記
層間絶縁膜のドライエツチングを行なうことKより前記
層間絶縁膜にスルーホールを形成し1次いで前記導電膜
上から前記スルーホールにかけて、前記下層配flK接
続された上層配線を形成することを特徴とする多層配線
構造の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17459081A JPS5877246A (ja) | 1981-11-02 | 1981-11-02 | 多層配線構造の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17459081A JPS5877246A (ja) | 1981-11-02 | 1981-11-02 | 多層配線構造の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5877246A true JPS5877246A (ja) | 1983-05-10 |
Family
ID=15981219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17459081A Pending JPS5877246A (ja) | 1981-11-02 | 1981-11-02 | 多層配線構造の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877246A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484735A (en) * | 1987-09-28 | 1989-03-30 | Toshiba Corp | Manufacture of semiconductor device |
| JPH04342157A (ja) * | 1991-05-20 | 1992-11-27 | Sharp Corp | 半導体装置の製造方法 |
| US6046488A (en) * | 1997-06-13 | 2000-04-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having conductive layer and manufacturing method thereof |
-
1981
- 1981-11-02 JP JP17459081A patent/JPS5877246A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484735A (en) * | 1987-09-28 | 1989-03-30 | Toshiba Corp | Manufacture of semiconductor device |
| JPH04342157A (ja) * | 1991-05-20 | 1992-11-27 | Sharp Corp | 半導体装置の製造方法 |
| US6046488A (en) * | 1997-06-13 | 2000-04-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having conductive layer and manufacturing method thereof |
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