JPH05152341A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05152341A JPH05152341A JP31421991A JP31421991A JPH05152341A JP H05152341 A JPH05152341 A JP H05152341A JP 31421991 A JP31421991 A JP 31421991A JP 31421991 A JP31421991 A JP 31421991A JP H05152341 A JPH05152341 A JP H05152341A
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Abstract
(57)【要約】 （修正有）
【目的】 ＲＩＥに対する良好なマスクを形成し、半導
体基板のエッチング時間を大幅に短縮できる製造方法を
提供する。 【構成】 半導体基板１０２上にフォトレジストパター
ンを用いた選択めっきにより金めっき電極１０３１を前
記フォトレジスト層より厚く形成する工程と、前記金め
っき電極の露出面をチタン層３で被覆する工程と、前記
チタン層に酸化を施し形成したチタン酸化膜４をマスク
にして、前記金めっき電極間の前記半導体基板にドライ
エッチングを施す工程を含む半導体装置の製造方法。
体基板のエッチング時間を大幅に短縮できる製造方法を
提供する。 【構成】 半導体基板１０２上にフォトレジストパター
ンを用いた選択めっきにより金めっき電極１０３１を前
記フォトレジスト層より厚く形成する工程と、前記金め
っき電極の露出面をチタン層３で被覆する工程と、前記
チタン層に酸化を施し形成したチタン酸化膜４をマスク
にして、前記金めっき電極間の前記半導体基板にドライ
エッチングを施す工程を含む半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にチップ裏面にＰＨＳ（Ｐｌａｎｔｅｄ Ｈｅ
ａｔ Ｓｉｎｋ）構造を有する超高周波用の電界効果ト
ランジスタの製造方法に関する。
係り、特にチップ裏面にＰＨＳ（Ｐｌａｎｔｅｄ Ｈｅ
ａｔ Ｓｉｎｋ）構造を有する超高周波用の電界効果ト
ランジスタの製造方法に関する。
【０００２】
【従来の技術】高周波電力用電界効果トランジスタ（以
下、ＦＥＴと略称）では、素子の集積密度を上げるた
め、熱抵抗の低減を図る必要があり、チップを厚さ３０
〜４０μｍに薄くしてチップ裏面にＰＨＳを形成してい
る。ＰＨＳは金（以下、Ａｕ）の厚めっきが一般に用い
られており、このＰＨＳ電極間の半導体基板にエッチン
グを施すことによりＦＥＴチップに分離される。よっ
て、歩留良くチップを製造するには、３０〜４０μｍの
半導体基板をエッチングする技術を確立する必要があ
る。
下、ＦＥＴと略称）では、素子の集積密度を上げるた
め、熱抵抗の低減を図る必要があり、チップを厚さ３０
〜４０μｍに薄くしてチップ裏面にＰＨＳを形成してい
る。ＰＨＳは金（以下、Ａｕ）の厚めっきが一般に用い
られており、このＰＨＳ電極間の半導体基板にエッチン
グを施すことによりＦＥＴチップに分離される。よっ
て、歩留良くチップを製造するには、３０〜４０μｍの
半導体基板をエッチングする技術を確立する必要があ
る。
【０００３】以下、ＡｕＰＨＳ構造を有するＦＥＴチッ
プの従来方法による製造工程につき、、図５および図６
（ａ）、（ｂ）に示す工程順の断面図を参照して説明す
る。まず、表面にＦＥＴパターン１０１を形成した半導
体基板１０２を３０〜４０μｍに薄層化した後、裏面に
ＰＨＳとなるＡｕめっき電極１０３を選択めっきにより
形成する（図５）。次に、前記Ａｕめっき電極１０３を
マスクにして、前記電極間をリアクティブイオンエッチ
ング（以下、ＲＩＥと略称）１１によりエッチングを施
す（図６（ａ））。その結果、図６（ｂ）に示すよう
に、半導体基板１０２が分離されて半導体基板１０２ａ
となり、分離されたＦＥＴチップが完成する。
プの従来方法による製造工程につき、、図５および図６
（ａ）、（ｂ）に示す工程順の断面図を参照して説明す
る。まず、表面にＦＥＴパターン１０１を形成した半導
体基板１０２を３０〜４０μｍに薄層化した後、裏面に
ＰＨＳとなるＡｕめっき電極１０３を選択めっきにより
形成する（図５）。次に、前記Ａｕめっき電極１０３を
マスクにして、前記電極間をリアクティブイオンエッチ
ング（以下、ＲＩＥと略称）１１によりエッチングを施
す（図６（ａ））。その結果、図６（ｂ）に示すよう
に、半導体基板１０２が分離されて半導体基板１０２ａ
となり、分離されたＦＥＴチップが完成する。
【０００４】
【発明が解決しようとする課題】上記従来の製造工程で
は、図６（ａ）に示す如く、ＲＩＥを行うマスクにＰＨ
ＳのＡｕめっき電極を用いている。めっきしたＡｕはＲ
ＩＥに対して良好なマスク材とは言えず、ＲＩＥのスパ
ッタ効果によりＡｕがスパッタされ、被エッチング面に
再付着して半導体基板のエッチングを阻害してしまう。
例えば半導体基板が砒化カリウム（以下、ＧａＡｓ）の
場合、Ａｕのスパッタ効果の最も少ないＲＩＥの条件を
選択してエッチングしても、Ａｕめっき電極をマスクに
使う限り、ＧａＡｓ基板に対するエッチングレートを
０．２μｍ／ｍｉｎ以上に上げることはできない。この
ため、４０μｍ厚のＧａＡｓ基板をエッチングするのに
２００分以上の多大な時間を要する。
は、図６（ａ）に示す如く、ＲＩＥを行うマスクにＰＨ
ＳのＡｕめっき電極を用いている。めっきしたＡｕはＲ
ＩＥに対して良好なマスク材とは言えず、ＲＩＥのスパ
ッタ効果によりＡｕがスパッタされ、被エッチング面に
再付着して半導体基板のエッチングを阻害してしまう。
例えば半導体基板が砒化カリウム（以下、ＧａＡｓ）の
場合、Ａｕのスパッタ効果の最も少ないＲＩＥの条件を
選択してエッチングしても、Ａｕめっき電極をマスクに
使う限り、ＧａＡｓ基板に対するエッチングレートを
０．２μｍ／ｍｉｎ以上に上げることはできない。この
ため、４０μｍ厚のＧａＡｓ基板をエッチングするのに
２００分以上の多大な時間を要する。
【０００５】本発明は、上記の欠点を除去するためにな
されたもので、ＲＩＥに対する良好なマスクを形成し、
半導体基板のエッチング時間を大幅に短縮できる製造方
法を提供することを目的とする。
されたもので、ＲＩＥに対する良好なマスクを形成し、
半導体基板のエッチング時間を大幅に短縮できる製造方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上にフォトレジストパターン
を用いた選択めっきにより金めっき電極を前記フォトレ
ジスト層より厚く形成する工程と、前記金めっき電極の
露出面をチタン層で被覆する工程と、前記チタン層に酸
化を施し形成したチタン酸化膜をマスクにして、前記金
めっき電極間の前記半導体基板にドライエッチングを施
す工程を含むことを特徴とする。
の製造方法は、半導体基板上にフォトレジストパターン
を用いた選択めっきにより金めっき電極を前記フォトレ
ジスト層より厚く形成する工程と、前記金めっき電極の
露出面をチタン層で被覆する工程と、前記チタン層に酸
化を施し形成したチタン酸化膜をマスクにして、前記金
めっき電極間の前記半導体基板にドライエッチングを施
す工程を含むことを特徴とする。
【０００７】
【作用】本発明は、Ａｕめっき電極間の半導体基板にＲ
ＩＥを施す際、Ａｕめっき電極をそのままマスクに用い
る従来方法に比べ、Ａｕめっき電極を完全に被覆したＴ
ｉ酸化膜をマスクに用いるため、めっきしたＡｕに対す
るスパッタリングの効果を完全に抑制でき、被エッチン
グ面にＡｕが再付着することがない。
ＩＥを施す際、Ａｕめっき電極をそのままマスクに用い
る従来方法に比べ、Ａｕめっき電極を完全に被覆したＴ
ｉ酸化膜をマスクに用いるため、めっきしたＡｕに対す
るスパッタリングの効果を完全に抑制でき、被エッチン
グ面にＡｕが再付着することがない。
【０００８】
【実施例】（実施例１）以下、本発明の一実施例を図面
を参照して説明する。
を参照して説明する。
【０００９】図１および図２は半導体基板にＧａＡｓを
用いたＦＥＴの製造方法を工程順に示すいずれも断面図
である。
用いたＦＥＴの製造方法を工程順に示すいずれも断面図
である。
【００１０】図１（ａ）に示すように、ＧａＡｓ半絶縁
性基板１０２の１の主面にＦＥＴパターン１０１を形成
した後、前記ＧａＡｓ基板の反対側主面（以下、裏面と
記す）にラッピング及び化学研磨を施して基板厚を４０
μｍまで薄くし、このＧａＡｓ基板裏面にＡｕ層１を陰
電極にして選択めっきによりＰＨＳとなるＡｕめっき電
極１０３を３０μｍ厚に形成する。なお、図中の２はフ
ォトレジスト層である。
性基板１０２の１の主面にＦＥＴパターン１０１を形成
した後、前記ＧａＡｓ基板の反対側主面（以下、裏面と
記す）にラッピング及び化学研磨を施して基板厚を４０
μｍまで薄くし、このＧａＡｓ基板裏面にＡｕ層１を陰
電極にして選択めっきによりＰＨＳとなるＡｕめっき電
極１０３を３０μｍ厚に形成する。なお、図中の２はフ
ォトレジスト層である。
【００１１】次に、前記ＧａＡｓ基板１０２裏面にチタ
ン（以下、Ｔｉ）を斜め成分を含んだ蒸着方法により１
０００オングストローム蒸着しＴｉ層３を形成する（図
１（ｂ））。ここで、Ｔｉを斜め蒸着するため、前記Ａ
ｕめっき電極１０３は側壁もＴｉにより被覆される。
ン（以下、Ｔｉ）を斜め成分を含んだ蒸着方法により１
０００オングストローム蒸着しＴｉ層３を形成する（図
１（ｂ））。ここで、Ｔｉを斜め蒸着するため、前記Ａ
ｕめっき電極１０３は側壁もＴｉにより被覆される。
【００１２】次に、図１（ｃ）のように、前記フォトレ
ジスト層２を溶解除去することによりこのフォトレジス
ト層上のＴｉを除くことができ、続いて前記Ｔｉ層３を
マスクにＡｕめっき電極１０３１の間のＡｕ層１にエッ
チングを施し前記ＧａＡｓ基板１０２が露出する。
ジスト層２を溶解除去することによりこのフォトレジス
ト層上のＴｉを除くことができ、続いて前記Ｔｉ層３を
マスクにＡｕめっき電極１０３１の間のＡｕ層１にエッ
チングを施し前記ＧａＡｓ基板１０２が露出する。
【００１３】この後、前記ＧａＡｓ基板１０２裏面に酸
素（以下、Ｏ2 ）プラズマ１２を施し、前記Ａｕめっき
電極１０３１上のＴｉ層３表面にＴｉ酸化膜４を形成す
る（図２（ａ））。ここで、Ｏ2 プラズマはレジストア
ッシング装置またはＲＩＥ装置により発生させることが
でき、前記Ａｕめっき電極１０３１はＴｉ酸化膜４によ
り完全に被覆される。
素（以下、Ｏ2 ）プラズマ１２を施し、前記Ａｕめっき
電極１０３１上のＴｉ層３表面にＴｉ酸化膜４を形成す
る（図２（ａ））。ここで、Ｏ2 プラズマはレジストア
ッシング装置またはＲＩＥ装置により発生させることが
でき、前記Ａｕめっき電極１０３１はＴｉ酸化膜４によ
り完全に被覆される。
【００１４】次に、前記Ｔｉ酸化層４をマスクにＲＩＥ
１１を施し、Ａｕめっき電極１０３１の間に露出したＧ
ａＡｓ基板１０２にエッチングを施し、分離されたＧａ
Ａｓ基板１０２ａを形成する（図２（ｂ））。
１１を施し、Ａｕめっき電極１０３１の間に露出したＧ
ａＡｓ基板１０２にエッチングを施し、分離されたＧａ
Ａｓ基板１０２ａを形成する（図２（ｂ））。
【００１５】次に、前記Ｔｉ層３及びＴｉ酸化膜４をエ
ッチング除去し、分離されたＦＥＴチップが完成する
（図２（ｃ））。
ッチング除去し、分離されたＦＥＴチップが完成する
（図２（ｃ））。
【００１６】上記方法によれば、Ｔｉ酸化膜をマスクに
ＲＩＥを行うため、従来のＡｕめっき電極をマスクに用
いる方法に比べてＡｕの露出部がないので、Ａｕのスパ
ッタリングにより被エッチング面にＡｕが再付着するこ
とがない。したがってＧａＡｓ基板に対するエッチング
選択比を大きくとることができて、エッチング時間を既
述の従来の方法に比し、約１／３以下の６０分間程度に
大幅な短縮が達成できた。
ＲＩＥを行うため、従来のＡｕめっき電極をマスクに用
いる方法に比べてＡｕの露出部がないので、Ａｕのスパ
ッタリングにより被エッチング面にＡｕが再付着するこ
とがない。したがってＧａＡｓ基板に対するエッチング
選択比を大きくとることができて、エッチング時間を既
述の従来の方法に比し、約１／３以下の６０分間程度に
大幅な短縮が達成できた。
【００１７】（実施例２）次に本発明の別の実施例を図
面を参照して説明する。
面を参照して説明する。
【００１８】図３および図４は半導体基板にＧａＡｓを
用いたＦＥＴの製造方法を工程順に示すいずれも断面図
である。
用いたＦＥＴの製造方法を工程順に示すいずれも断面図
である。
【００１９】図３（ａ）に示すように、ＧａＡｓ半絶縁
性基板１０２の１主面にＦＥＴパターン１０１を形成し
た後、前記ＧａＡｓの基板の反対側主面（以下、裏面と
記す）にラッピング及び化学研磨を施して基板厚を４０
μｍまで薄くし、このＧａＡｓ基板裏面にＡｕ層１を陰
電極にして選択めっきによりＰＨＳとなるＡｕめっき電
極１０３を３０μｍ厚に形成する。
性基板１０２の１主面にＦＥＴパターン１０１を形成し
た後、前記ＧａＡｓの基板の反対側主面（以下、裏面と
記す）にラッピング及び化学研磨を施して基板厚を４０
μｍまで薄くし、このＧａＡｓ基板裏面にＡｕ層１を陰
電極にして選択めっきによりＰＨＳとなるＡｕめっき電
極１０３を３０μｍ厚に形成する。
【００２０】次に、前記ＧａＡｓ基板１０２裏面にチタ
ン（以下、Ｔｉ）を斜め成分を含んだ蒸着方法により１
０００オングストローム蒸着しＴｉ層３を形成する（図
３（ｂ））。ここで、Ｔｉを斜め蒸着するため、前記Ａ
ｕめっき電極１０３は側壁もＴｉ層３により被覆され
る。
ン（以下、Ｔｉ）を斜め成分を含んだ蒸着方法により１
０００オングストローム蒸着しＴｉ層３を形成する（図
３（ｂ））。ここで、Ｔｉを斜め蒸着するため、前記Ａ
ｕめっき電極１０３は側壁もＴｉ層３により被覆され
る。
【００２１】次に、図３（ｃ）のように、前記フォトレ
ジスト層２を溶解除去することによりこのフォトレジス
ト層上のＴｉを除くことができ、続いで前記Ｔｉ層３を
マスクにＡｕめっき電極１０３１の間のＡｕ層１にエッ
チングを施し前記ＧａＡｓ基板１０２が露出する。
ジスト層２を溶解除去することによりこのフォトレジス
ト層上のＴｉを除くことができ、続いで前記Ｔｉ層３を
マスクにＡｕめっき電極１０３１の間のＡｕ層１にエッ
チングを施し前記ＧａＡｓ基板１０２が露出する。
【００２２】次に、前記Ｔｉ層３をマスクにＲＩＥ１１
を施し、Ａｕめっき電極１０３１の間に露出したＧａＡ
ｓ基板１０２にエッチングを施す。このエッチングは、
ＧａＡｓ基板に対する反応性エッチングガスに酸素を混
入させることによりＡｕめっき電極１０３１上のＴｉ層
３表面を酸化させ、Ｔｉ酸化膜４を形成しながらＧａＡ
ｓ基板にエッチングを施すものである。上記エッチング
によりＡｕめっき電極１０３１はＴｉ酸化膜４により保
護されてＧａＡｓ基板１０２は分割され、複数のＧａＡ
ｓ基板１０２ａが得られる（図４（ａ））。
を施し、Ａｕめっき電極１０３１の間に露出したＧａＡ
ｓ基板１０２にエッチングを施す。このエッチングは、
ＧａＡｓ基板に対する反応性エッチングガスに酸素を混
入させることによりＡｕめっき電極１０３１上のＴｉ層
３表面を酸化させ、Ｔｉ酸化膜４を形成しながらＧａＡ
ｓ基板にエッチングを施すものである。上記エッチング
によりＡｕめっき電極１０３１はＴｉ酸化膜４により保
護されてＧａＡｓ基板１０２は分割され、複数のＧａＡ
ｓ基板１０２ａが得られる（図４（ａ））。
【００２３】次に前記Ｔｉ層３、およびＴｉ酸化膜４を
エッチング除去し、分離されたＦＥＴチップが完成す
る。（図４（ｂ））。
エッチング除去し、分離されたＦＥＴチップが完成す
る。（図４（ｂ））。
【００２４】上記方法によれば、Ｔｉ酸化膜をマスクに
ＲＩＥを行うため、従来のＡｕめっき電極をマスクに用
いる方法に比べてＡｕの露出部がないので、Ａｕのスパ
ッタリングにより被エッチング面にＡｕが再付着するこ
とがない。したがってＧａＡｓ基板に対するエッチング
選択比を大きくとることができて、エッチング時間を既
述の従来の方法に比し、約１／３以下の５０分間程度に
大幅な短縮が達成できた。
ＲＩＥを行うため、従来のＡｕめっき電極をマスクに用
いる方法に比べてＡｕの露出部がないので、Ａｕのスパ
ッタリングにより被エッチング面にＡｕが再付着するこ
とがない。したがってＧａＡｓ基板に対するエッチング
選択比を大きくとることができて、エッチング時間を既
述の従来の方法に比し、約１／３以下の５０分間程度に
大幅な短縮が達成できた。
【００２５】また、実施例２は実施例１において図２
（ａ）で示したＯ2 プラズマによるＴｉ酸化膜の形成工
程が省略され、本発明の利点がさらに拡張されるもので
ある。
（ａ）で示したＯ2 プラズマによるＴｉ酸化膜の形成工
程が省略され、本発明の利点がさらに拡張されるもので
ある。
【００２６】
【発明の効果】以上述べたように本発明によれば、基板
に対するＲＩＥのマスクとして厚めっきのＡｕめっき電
極をＴｉ酸化膜で完全に被覆したものを用いることで、
ＲＩＥに対する良好なマスクを提供できる。このため、
Ａｕめっき電極をそのままマスクに用いる従来方法に比
べ、エッチング時間を１／３以下に大幅に短縮でき、か
つ歩留良くＦＥＴチップに分離することができる顕著な
利点がある。
に対するＲＩＥのマスクとして厚めっきのＡｕめっき電
極をＴｉ酸化膜で完全に被覆したものを用いることで、
ＲＩＥに対する良好なマスクを提供できる。このため、
Ａｕめっき電極をそのままマスクに用いる従来方法に比
べ、エッチング時間を１／３以下に大幅に短縮でき、か
つ歩留良くＦＥＴチップに分離することができる顕著な
利点がある。
【図１】（ａ）〜（ｃ）は本発明の実施例１に係るＦＥ
Ｔの製造方法の一部を工程順に示すいずれも断面図、
Ｔの製造方法の一部を工程順に示すいずれも断面図、
【図２】（ａ）〜（ｃ）は本発明の実施例１に係るＦＥ
Ｔの製造方法の一部を図１に続き工程順に示すいずれも
断面図、
Ｔの製造方法の一部を図１に続き工程順に示すいずれも
断面図、
【図３】（ａ）〜（ｃ）は本発明の実施例２に係るＦＥ
Ｔの製造方法の一部を工程順に示すいずれも断面図、
Ｔの製造方法の一部を工程順に示すいずれも断面図、
【図４】（ａ）、（ｂ）は本発明の実施例２に係るＦＥ
Ｔの製造方法の一部を図３に続き工程順に示すいずれも
断面図、
Ｔの製造方法の一部を図３に続き工程順に示すいずれも
断面図、
【図５】従来のＦＥＴの製造方法の一部を工程順に示す
断面図、
断面図、
【図６】従来のＦＥＴの製造方法の一部を図５に続き工
程順に示すいずれも断面図。
程順に示すいずれも断面図。
１…Ａｕ層 ２…フェトレジスト層 ３…Ｔｉ層 ４…Ｔｉ酸化膜 １１…ＲＩＥ １２…Ｏ2 プラズマ １０１…ＦＥＴパターン １０２…半導体基板 １０３，１０３１…Ａｕめっき電極（ＰＨＳ）
Claims (1)
- 【請求項１】 半導体基板上にフォトレジストパターン
を用いた選択めっきにより金めっき電極を前記フォトレ
ジスト層より厚く形成する工程と、前記金めっき電極の
露出面をチタン層で被覆する工程と、前記チタン層に酸
化を施し形成したチタン酸化膜をマスクにして、前記金
めっき電極間の前記半導体基板にドライエッチングを施
す工程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31421991A JPH05152341A (ja) | 1991-11-28 | 1991-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31421991A JPH05152341A (ja) | 1991-11-28 | 1991-11-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152341A true JPH05152341A (ja) | 1993-06-18 |
Family
ID=18050721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31421991A Pending JPH05152341A (ja) | 1991-11-28 | 1991-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707017B1 (ko) * | 2001-05-31 | 2007-04-11 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시장치의 제조방법 |
-
1991
- 1991-11-28 JP JP31421991A patent/JPH05152341A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707017B1 (ko) * | 2001-05-31 | 2007-04-11 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시장치의 제조방법 |
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