JPS58207652A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58207652A JPS58207652A JP9162882A JP9162882A JPS58207652A JP S58207652 A JPS58207652 A JP S58207652A JP 9162882 A JP9162882 A JP 9162882A JP 9162882 A JP9162882 A JP 9162882A JP S58207652 A JPS58207652 A JP S58207652A
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- JP
- Japan
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- groove
- top end
- film
- window
- element isolation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
倣）発明の技術分野
本発明は半導体装置の製造方法のうち、特に素子間分離
のだめの■形溝形成法の改善に関する。
のだめの■形溝形成法の改善に関する。
（ｂ） 従来技術と問題点
半導体集積回路（ｊＣ）を製造する際に、半導体基板上
に設けられる多数の素子を相互に分離させるだめの素子
間分離が行われる。この素子間分離法には色々の方法が
考えられているが、そのうち、特色ある分離法として■
形溝による分離法がある。それは、第１図に示す断面構
造図のように、例えはｐ型シリコン基板１上に反対導電
型のｎ型エピタキシＡ・ル層２を成長し、その表面を選
択的に苛性カリ（Ｋ、 ＯＨ）でエツチングする。そう
すると、結晶面（Ｉｌｌ）の表面をもつシリコン基板は
結晶方向によってエツチング速度が異なって、■形状に
エツチングされ、ｐ型基板ｌ境界に達する溝を形成する
ことができる。更にその溝内面を高温酸化して二酸化シ
リコン（Ｓｉｎ２） ｌｌＧ１ ａを生成し、その上に
多結晶シリコン４を被着し、かくして図示のＶ形の多結
晶シリコンを包んだ５ｉ０２膜からなる素子分ｐｉ１構
造が形成されるものである。
に設けられる多数の素子を相互に分離させるだめの素子
間分離が行われる。この素子間分離法には色々の方法が
考えられているが、そのうち、特色ある分離法として■
形溝による分離法がある。それは、第１図に示す断面構
造図のように、例えはｐ型シリコン基板１上に反対導電
型のｎ型エピタキシＡ・ル層２を成長し、その表面を選
択的に苛性カリ（Ｋ、 ＯＨ）でエツチングする。そう
すると、結晶面（Ｉｌｌ）の表面をもつシリコン基板は
結晶方向によってエツチング速度が異なって、■形状に
エツチングされ、ｐ型基板ｌ境界に達する溝を形成する
ことができる。更にその溝内面を高温酸化して二酸化シ
リコン（Ｓｉｎ２） ｌｌＧ１ ａを生成し、その上に
多結晶シリコン４を被着し、かくして図示のＶ形の多結
晶シリコンを包んだ５ｉ０２膜からなる素子分ｐｉ１構
造が形成されるものである。
ところがこの多結晶シリコンが浮いている構造は、浮遊
電荷が生じやすくて、種々のチャネルがおこる。その一
つは多結晶シリコン４又は５１０２膜３に正電荷があれ
ば、ｐ型シリコン基板１の■形溝周囲にｎチャネル層Ａ
が発生して、素子分離されずに短絡をおこす。又、他の
一つは、表面にｐ型ベース層が形成されれば、浮遊電荷
が負電荷である場合にｎ型エピタキシャル層２（ｎ５コ
レフタ領域となる）にｐチーＶネノ４１Ｂが発生して、
ベースと基板との短絡がおこる。
電荷が生じやすくて、種々のチャネルがおこる。その一
つは多結晶シリコン４又は５１０２膜３に正電荷があれ
ば、ｐ型シリコン基板１の■形溝周囲にｎチャネル層Ａ
が発生して、素子分離されずに短絡をおこす。又、他の
一つは、表面にｐ型ベース層が形成されれば、浮遊電荷
が負電荷である場合にｎ型エピタキシャル層２（ｎ５コ
レフタ領域となる）にｐチーＶネノ４１Ｂが発生して、
ベースと基板との短絡がおこる。
したがって、このようなチー＼・ネルの発生を防止する
必要があり、そのため縦横に形成される■形溝の数ケ所
で、シリコン裁板と多結晶シリコンとがコンタクトされ
る。そのコンタク１〜窓の形成方法は、第２図の工程断
面図に示すように、シリコン基板１に達する溝を形成し
、Ｓ ｉ Ｏｇ １％％ ８を生成した後、その上に薄
いフォトレジスト膜５を被着し、フォトプロセスを用い
て■形溝の底部先端のみ窓あけＷを行なう。しかしレジ
ヌトパターンの形成が困難な底部分であるから、フォト
レジストにはポジ型を用い、レジスト膜も数１０００人
と、従来の膜厚よシうすい膜にしているが、底部先端は
レジストが溜シ易くて、底部先端の５１０２膜８の窓あ
けは非常に妊しい間践となる。レジスト膜をうずくすれ
ば、マヌク効果が不充分で、他の部分の５ｉｎ２膜もエ
ツチングされ、厚いレジヌト膜を被覆すれば、所望の底
部先端の窓おけができなくなる。
必要があり、そのため縦横に形成される■形溝の数ケ所
で、シリコン裁板と多結晶シリコンとがコンタクトされ
る。そのコンタク１〜窓の形成方法は、第２図の工程断
面図に示すように、シリコン基板１に達する溝を形成し
、Ｓ ｉ Ｏｇ １％％ ８を生成した後、その上に薄
いフォトレジスト膜５を被着し、フォトプロセスを用い
て■形溝の底部先端のみ窓あけＷを行なう。しかしレジ
ヌトパターンの形成が困難な底部分であるから、フォト
レジストにはポジ型を用い、レジスト膜も数１０００人
と、従来の膜厚よシうすい膜にしているが、底部先端は
レジストが溜シ易くて、底部先端の５１０２膜８の窓あ
けは非常に妊しい間践となる。レジスト膜をうずくすれ
ば、マヌク効果が不充分で、他の部分の５ｉｎ２膜もエ
ツチングされ、厚いレジヌト膜を被覆すれば、所望の底
部先端の窓おけができなくなる。
（０） 発明の目的
本発明はこのような難しいＶ形１１°ケにおりる底部先
端の窓あけを信頼度高く且つ容易に行なうことを目的と
する。
端の窓あけを信頼度高く且つ容易に行なうことを目的と
する。
（ｄ、） 発明の１１４成
その目的は、■形溝の底部先端をレーザ光で照射し、先
端部分の８１０２膜を除去する製造方法によって達成す
ることができる。
端部分の８１０２膜を除去する製造方法によって達成す
ることができる。
（ｅ） 発明の実施例
以下、図面を参照して実施例によって詳細に説明する。
第３図ないし第５図はその工程断面図の概要で、第１図
に示すようにｐ型シリコン基板１上にｎ型エピタキシャ
ｐ層２を成長し、その表面に膜厚１００（１人の８１０
２膜６を介して膜厚１５００人の窯化シリコン（Ｓ：Ｌ
ａＮ４）膜７を被着し、パターンニングして選択的にエ
ピタキシャル層を訳出した後、ＫＯＨ溶液でエツチング
してＶ形溝を形成する。次いで、第４図に示すように高
温酸化して■形溝内に膜厚５００９人程度被着ｊ−Ｏｇ
＃８を形成した後、所望部分に２μ〃Ｉないし数μｎｎ
径径レーザースポット光を旧年１し、■形溝の１壕部先
端を窓あけする。レーザスポット光線は、例えばＮ Ｄ
−ＹＡＧレーザを用い、エネルギーｌｏ７〜１０８Ｗ
／ｄ１パルヌ２０〜５０ ｎ ｓとして、５１０２膜を
ノ１逓敗させるに充分で、しかもできるだけ小さなパワ
ーが好ましい。
に示すようにｐ型シリコン基板１上にｎ型エピタキシャ
ｐ層２を成長し、その表面に膜厚１００（１人の８１０
２膜６を介して膜厚１５００人の窯化シリコン（Ｓ：Ｌ
ａＮ４）膜７を被着し、パターンニングして選択的にエ
ピタキシャル層を訳出した後、ＫＯＨ溶液でエツチング
してＶ形溝を形成する。次いで、第４図に示すように高
温酸化して■形溝内に膜厚５００９人程度被着ｊ−Ｏｇ
＃８を形成した後、所望部分に２μ〃Ｉないし数μｎｎ
径径レーザースポット光を旧年１し、■形溝の１壕部先
端を窓あけする。レーザスポット光線は、例えばＮ Ｄ
−ＹＡＧレーザを用い、エネルギーｌｏ７〜１０８Ｗ
／ｄ１パルヌ２０〜５０ ｎ ｓとして、５１０２膜を
ノ１逓敗させるに充分で、しかもできるだけ小さなパワ
ーが好ましい。
このようなコンタクト形成部分は、ＩＣ素子上の数ケ所
にあり、実際には第６図に示すように素子分離用■形溝
の交叉点とすることが多く、又又位置を広い■形溝にす
ると底面先端部Ｐは逆梯形となって比較的広くなる。
にあり、実際には第６図に示すように素子分離用■形溝
の交叉点とすることが多く、又又位置を広い■形溝にす
ると底面先端部Ｐは逆梯形となって比較的広くなる。
このようにして、■形溝の底部先端を窓あけした後、第
５図に示すように、気オ■成長法で多結晶シリコン９を
被着し、次に表面Ｏ［磨して余分の多結晶シリコンを除
去し、更に高温度酸化して表面に５１０２膜ＩＯを生成
し、素子分１１帯が完成される。
５図に示すように、気オ■成長法で多結晶シリコン９を
被着し、次に表面Ｏ［磨して余分の多結晶シリコンを除
去し、更に高温度酸化して表面に５１０２膜ＩＯを生成
し、素子分１１帯が完成される。
（１’） 発明の効果
以上の実施例から判るように、レーザ光照ＩＡ４により
Ｖ形ｈ゛僅のコンタクト窓を形成すると、窓おけが容易
となシ、且つ照射位置精度を正確にできるだめ、他部分
の５１０２膜を１員傷する・し配がなくて信頼度の高い
窓あけを行なうことができる。
Ｖ形ｈ゛僅のコンタクト窓を形成すると、窓おけが容易
となシ、且つ照射位置精度を正確にできるだめ、他部分
の５１０２膜を１員傷する・し配がなくて信頼度の高い
窓あけを行なうことができる。
したがって、本発明によれば、ＩＣの歩留並びに品質を
向上する効果は大きいものである。
向上する効果は大きいものである。
第１図は浮遊形弁結晶シリコンをもつＶ形溝の構造断面
図、第２図はコンタクトした多結晶シリコンをもつ■形
溝の、従来のコンタクト窓形成工稈図、第３図ないし第
５図は本発明にかかるＶ形溝形成工程順断面図、第６図
はその部分平面図である。 図中、１はｐ型シリコン基板、２はｎ型エピタキシャ／
ｌ／層、３．８は■形溝内部の８１０２膜、４゜９は多
結晶シリコン、６．１０は５１０２膜、７はＳｉ３Ｎ４
膜を示す。 第１図 ４ 第２図 第３図 尤４図 第５図 第６図
図、第２図はコンタクトした多結晶シリコンをもつ■形
溝の、従来のコンタクト窓形成工稈図、第３図ないし第
５図は本発明にかかるＶ形溝形成工程順断面図、第６図
はその部分平面図である。 図中、１はｐ型シリコン基板、２はｎ型エピタキシャ／
ｌ／層、３．８は■形溝内部の８１０２膜、４゜９は多
結晶シリコン、６．１０は５１０２膜、７はＳｉ３Ｎ４
膜を示す。 第１図 ４ 第２図 第３図 尤４図 第５図 第６図
Claims (1)
- 半導体基板上に素子間分離用のＶ形溝を設けて、該■形
溝内部に二酸化シリコン膜を形成し、次いで該Ｖ形溝の
底部先端をレーザ光で照射して、該先端部分の二酸化シ
リコン膜を除去する工程が含まれてなることを特徴とす
る半導体装置の製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162882A JPS58207652A (ja) | 1982-05-28 | 1982-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162882A JPS58207652A (ja) | 1982-05-28 | 1982-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58207652A true JPS58207652A (ja) | 1983-12-03 |
Family
ID=14031812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9162882A Pending JPS58207652A (ja) | 1982-05-28 | 1982-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207652A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0166121A2 (en) * | 1984-06-25 | 1986-01-02 | International Business Machines Corporation | Integrated circuit isolation structure and method of making it |
| EP0317786A2 (en) * | 1987-11-23 | 1989-05-31 | Texas Instruments Incorporated | Constant width trench for wafer processing |
| JP2015034306A (ja) * | 2013-08-07 | 2015-02-19 | 大日本印刷株式会社 | 金属充填構造体の製造方法及び金属充填構造体 |
| EP2750207A3 (en) * | 2012-12-12 | 2015-12-09 | Seoul Viosys Co., Ltd. | Light-emitting diode and method of fabricating the same |
-
1982
- 1982-05-28 JP JP9162882A patent/JPS58207652A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0166121A2 (en) * | 1984-06-25 | 1986-01-02 | International Business Machines Corporation | Integrated circuit isolation structure and method of making it |
| EP0317786A2 (en) * | 1987-11-23 | 1989-05-31 | Texas Instruments Incorporated | Constant width trench for wafer processing |
| EP2750207A3 (en) * | 2012-12-12 | 2015-12-09 | Seoul Viosys Co., Ltd. | Light-emitting diode and method of fabricating the same |
| EP2743997A3 (en) * | 2012-12-12 | 2015-12-09 | Seoul Viosys Co., Ltd. | Light-emitting diode and method of fabricating the same |
| JP2015034306A (ja) * | 2013-08-07 | 2015-02-19 | 大日本印刷株式会社 | 金属充填構造体の製造方法及び金属充填構造体 |
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