JP2001237309A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001237309A JP2001237309A JP2000045830A JP2000045830A JP2001237309A JP 2001237309 A JP2001237309 A JP 2001237309A JP 2000045830 A JP2000045830 A JP 2000045830A JP 2000045830 A JP2000045830 A JP 2000045830A JP 2001237309 A JP2001237309 A JP 2001237309A
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Abstract
(57)【要約】
【課題】シャロートレンチ素子分離工程で形成する検出
マークの表面は、半導体基板の位置合わせ用溝に埋込酸
化膜が埋め込まれ、半導体基板の表面が平坦となってい
るので、その上にポリシリコンやタングステンシリサイ
ド等を成膜すると検出マークが見えなくなり、ゲート電
極形成工程のリソグラフィで検知できない問題が多発し
ていた。 【解決手段】予め位置合わせ用溝４に堆積した酸化膜５
のみをフォトレジストをマスクとして選択的に薄くする
ことにより、その後の平坦化加工においても、位置合わ
せ用溝４の領域が平坦になることはなく、素子絶縁分離
工程に続く工程の目合わせ用マークとして有効に機能さ
せることができる。
マークの表面は、半導体基板の位置合わせ用溝に埋込酸
化膜が埋め込まれ、半導体基板の表面が平坦となってい
るので、その上にポリシリコンやタングステンシリサイ
ド等を成膜すると検出マークが見えなくなり、ゲート電
極形成工程のリソグラフィで検知できない問題が多発し
ていた。 【解決手段】予め位置合わせ用溝４に堆積した酸化膜５
のみをフォトレジストをマスクとして選択的に薄くする
ことにより、その後の平坦化加工においても、位置合わ
せ用溝４の領域が平坦になることはなく、素子絶縁分離
工程に続く工程の目合わせ用マークとして有効に機能さ
せることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に、シャロートレンチ素子分離法を用いる半導
体装置の位置合わせ用パターンの形成方法に関するもの
である。
方法、特に、シャロートレンチ素子分離法を用いる半導
体装置の位置合わせ用パターンの形成方法に関するもの
である。
【０００２】
【従来の技術】最先端の半導体プロセスで使用するシャ
ロートレンチ素子分離法は、基板の平坦度が非常に良好
であることから、半導体分離方法の主流になりつつあ
る。一般的に、フォトリソグラフィ法によってシリコン
ウェハーにパターンを形成する際、前工程において形成
された、例えばスクライブ線上にある凹型のマークを検
出して、前工程のパターンとの間にずれが生じないよう
にしながら露光を行う。
ロートレンチ素子分離法は、基板の平坦度が非常に良好
であることから、半導体分離方法の主流になりつつあ
る。一般的に、フォトリソグラフィ法によってシリコン
ウェハーにパターンを形成する際、前工程において形成
された、例えばスクライブ線上にある凹型のマークを検
出して、前工程のパターンとの間にずれが生じないよう
にしながら露光を行う。
【０００３】
【発明が解決しようとする課題】しかしながら最先端技
術であるシャロートレンチ素子分離では、基板の平坦性
が非常に良好であることから、凹型のマークも平坦化さ
れ、次工程において検出率が低くなり、以後の露光が困
難になることがある。具体的には、シャロートレンチ素
子分離工程で形成するフィールド酸化膜の検出マークの
表面は、図６（ａ）のように、半導体基板２１の位置合
わせ用溝２４に埋込酸化膜２９が埋め込まれ、半導体基
板２１の表面が平坦となっているので、その上にポリシ
リコンやタングステンシリサイド等を成膜すると検出マ
ークが見えなくなり、ゲート電極形成工程のリソグラフ
ィで検知できない問題が多発していた。
術であるシャロートレンチ素子分離では、基板の平坦性
が非常に良好であることから、凹型のマークも平坦化さ
れ、次工程において検出率が低くなり、以後の露光が困
難になることがある。具体的には、シャロートレンチ素
子分離工程で形成するフィールド酸化膜の検出マークの
表面は、図６（ａ）のように、半導体基板２１の位置合
わせ用溝２４に埋込酸化膜２９が埋め込まれ、半導体基
板２１の表面が平坦となっているので、その上にポリシ
リコンやタングステンシリサイド等を成膜すると検出マ
ークが見えなくなり、ゲート電極形成工程のリソグラフ
ィで検知できない問題が多発していた。
【０００４】本発明の目的は、素子分離をトレンチを用
いて行う製造方法において、素子分離の後に続く工程に
おける位置合わせが、正確に行われる位置合わせパター
ンの形成方法を提供することにある。
いて行う製造方法において、素子分離の後に続く工程に
おける位置合わせが、正確に行われる位置合わせパター
ンの形成方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板に素子分離用溝及び位置合わせ用
溝を掘り、前記素子分離用溝及び前記位置合わせ用溝に
おいて、前記半導体基板の表面よりも高く絶縁膜を堆積
し、前記絶縁膜を前記絶縁膜の表面から研磨して、少な
くとも前記素子分離用溝に前記絶縁膜を埋め込んで埋込
絶縁膜を形成し、前記素子分離用溝と前記埋込絶縁膜と
で構成する表面を平坦化する半導体装置の製造方法であ
って、前記半導体基板の表面よりも高く絶縁膜を堆積す
る工程と前記埋込絶縁膜を形成する工程との間に、少な
くとも前記位置合わせ用溝に堆積した前記絶縁膜を選択
的にエッチングして、前記位置合わせ用溝の領域と前記
位置合わせ用溝に隣接する前記半導体基板の領域とで構
成する半導体基板の表面に凹凸を形成することを特徴と
し、前記凹凸を形成する工程が、前記位置合わせ用溝に
堆積した前記絶縁膜を一部除去することにより行われる
か、或いは、前記凹凸を形成する工程が、前記位置合わ
せ用溝に堆積した前記絶縁膜を全て除去することにより
行われる、というもので、前記半導体基板に素子分離用
溝及び位置合わせ用溝を掘る工程が、前記半導体基板の
表面に研磨ストッパ用絶縁膜を敷き、前記研磨ストッパ
用絶縁膜を所定の形状にパターニングして研磨ストッパ
用パターンを形成し、前記研磨ストッパ用パターンを通
して前記半導体基板をエッチングすることにより行わ
れ、前記絶縁膜が酸化膜であるとき、前記研磨ストッパ
用絶縁膜が窒化膜であり、前記凹凸が、少なくとも前記
凹凸の形成後のゲート電極形成工程における位置合わせ
用に用いられる、というものである。
造方法は、半導体基板に素子分離用溝及び位置合わせ用
溝を掘り、前記素子分離用溝及び前記位置合わせ用溝に
おいて、前記半導体基板の表面よりも高く絶縁膜を堆積
し、前記絶縁膜を前記絶縁膜の表面から研磨して、少な
くとも前記素子分離用溝に前記絶縁膜を埋め込んで埋込
絶縁膜を形成し、前記素子分離用溝と前記埋込絶縁膜と
で構成する表面を平坦化する半導体装置の製造方法であ
って、前記半導体基板の表面よりも高く絶縁膜を堆積す
る工程と前記埋込絶縁膜を形成する工程との間に、少な
くとも前記位置合わせ用溝に堆積した前記絶縁膜を選択
的にエッチングして、前記位置合わせ用溝の領域と前記
位置合わせ用溝に隣接する前記半導体基板の領域とで構
成する半導体基板の表面に凹凸を形成することを特徴と
し、前記凹凸を形成する工程が、前記位置合わせ用溝に
堆積した前記絶縁膜を一部除去することにより行われる
か、或いは、前記凹凸を形成する工程が、前記位置合わ
せ用溝に堆積した前記絶縁膜を全て除去することにより
行われる、というもので、前記半導体基板に素子分離用
溝及び位置合わせ用溝を掘る工程が、前記半導体基板の
表面に研磨ストッパ用絶縁膜を敷き、前記研磨ストッパ
用絶縁膜を所定の形状にパターニングして研磨ストッパ
用パターンを形成し、前記研磨ストッパ用パターンを通
して前記半導体基板をエッチングすることにより行わ
れ、前記絶縁膜が酸化膜であるとき、前記研磨ストッパ
用絶縁膜が窒化膜であり、前記凹凸が、少なくとも前記
凹凸の形成後のゲート電極形成工程における位置合わせ
用に用いられる、というものである。
【０００６】
【発明の実施の形態】本発明は、フォトリソグラフィに
関し、特にフィールド酸化膜形成工程で使用する検出マ
ークに関するもので、本発明の特徴は、フィールド酸化
膜を成膜した後、マーク上部の酸化膜を除去することに
より、マーク部の凹凸が大きくし、平坦化加工された後
もマークの検出率を下げることなく、以後の露光を容易
にする、というものである。
関し、特にフィールド酸化膜形成工程で使用する検出マ
ークに関するもので、本発明の特徴は、フィールド酸化
膜を成膜した後、マーク上部の酸化膜を除去することに
より、マーク部の凹凸が大きくし、平坦化加工された後
もマークの検出率を下げることなく、以後の露光を容易
にする、というものである。
【０００７】次に、本発明の実施形態について、図１〜
３の断面図を用いて説明する。
３の断面図を用いて説明する。
【０００８】まず、半導体基板１の表面に窒化膜２を１
００〜１５０ｎｍ程度成膜（図１（ａ））後、フォトレ
ジスト３を用いて窒化膜２を選択的に除去し（図１
（ｂ））、続いて、フォトレジスト３及び窒化膜２をマ
スクとして、半導体基板１を異方性エッチングによりエ
ッチングし、半導体基板１に位置合わせ用溝４を形成す
る（図２（ａ））。この場合、位置合わせ用溝４に挟ま
れた半導体基板１の凸部が位置合わせ用パターンとな
る。
００〜１５０ｎｍ程度成膜（図１（ａ））後、フォトレ
ジスト３を用いて窒化膜２を選択的に除去し（図１
（ｂ））、続いて、フォトレジスト３及び窒化膜２をマ
スクとして、半導体基板１を異方性エッチングによりエ
ッチングし、半導体基板１に位置合わせ用溝４を形成す
る（図２（ａ））。この場合、位置合わせ用溝４に挟ま
れた半導体基板１の凸部が位置合わせ用パターンとな
る。
【０００９】その後、フォトレジスト３を剥離し、例え
ば、高密度プラズマ成長法により酸化膜５を５００〜６
００ｎｍ程度成膜（図２（ｂ））させる。
ば、高密度プラズマ成長法により酸化膜５を５００〜６
００ｎｍ程度成膜（図２（ｂ））させる。
【００１０】ここで、位置合わせ用溝４の領域が開口し
たフォトレジスト６を形成（図２（ｃ））し、フォトレ
ジスト６をマスクとして、酸化膜５の大部分を除去し、
位置合わせ用溝４に薄く溝酸化膜７を残し、フォトレジ
スト６を剥離する（図３（ａ））。
たフォトレジスト６を形成（図２（ｃ））し、フォトレ
ジスト６をマスクとして、酸化膜５の大部分を除去し、
位置合わせ用溝４に薄く溝酸化膜７を残し、フォトレジ
スト６を剥離する（図３（ａ））。
【００１１】その後、半導体基板１の表面から上の酸化
膜５を化学的機械的研磨法により研磨し、半導体基板１
表面の平坦化加工を行う（図３（ｂ））。
膜５を化学的機械的研磨法により研磨し、半導体基板１
表面の平坦化加工を行う（図３（ｂ））。
【００１２】このようにして、位置合わせ用溝４を形成
し、そこに厚い酸化膜５を堆積させた状態から、予め位
置合わせ用溝４に堆積した酸化膜のみを選択的に薄くす
ることにより、その後の平坦化加工においても、位置合
わせ用溝４の領域が平坦になることはなく、素子絶縁分
離工程に続く工程の目合わせ用マークとして有効に機能
することができる。
し、そこに厚い酸化膜５を堆積させた状態から、予め位
置合わせ用溝４に堆積した酸化膜のみを選択的に薄くす
ることにより、その後の平坦化加工においても、位置合
わせ用溝４の領域が平坦になることはなく、素子絶縁分
離工程に続く工程の目合わせ用マークとして有効に機能
することができる。
【００１３】このとき、位置合わせ用溝２４の酸化膜２
５を除去せず平坦化加工を行うと、図６（ａ）のよう
に、表面の凹凸が見えにくくなり、図６（ｂ）のよう
に、次工程においてマークの検出率が低くなり、以後の
露光が困難になることがある。
５を除去せず平坦化加工を行うと、図６（ａ）のよう
に、表面の凹凸が見えにくくなり、図６（ｂ）のよう
に、次工程においてマークの検出率が低くなり、以後の
露光が困難になることがある。
【００１４】図３（ｂ）の工程の後、例えば、図３
（ｃ）に示すようにゲート電極となるポリシリコン８を
成膜すると、フォトリソグラフィ法によってゲート電極
を形成するときにこのマークは凹凸がはっきりしてお
り、マークの検出を容易にすることができる。
（ｃ）に示すようにゲート電極となるポリシリコン８を
成膜すると、フォトリソグラフィ法によってゲート電極
を形成するときにこのマークは凹凸がはっきりしてお
り、マークの検出を容易にすることができる。
【００１５】また、露光装置のマーク検出状態を波形に
表したものを図４（ｂ）に示す。この状態では、マーク
はほとんど検出できておらず、位置合わせ用溝に合わせ
た露光を行うことができない。
表したものを図４（ｂ）に示す。この状態では、マーク
はほとんど検出できておらず、位置合わせ用溝に合わせ
た露光を行うことができない。
【００１６】本発明を適用した場合の露光装置のマーク
検出波形は、図４（ａ）に示すようになり、約３Ｖ程の
振幅を有する明瞭な波形となり、位置合わせ用溝のパタ
ーンに合わせて露光を行うことが容易にできる。
検出波形は、図４（ａ）に示すようになり、約３Ｖ程の
振幅を有する明瞭な波形となり、位置合わせ用溝のパタ
ーンに合わせて露光を行うことが容易にできる。
【００１７】本発明のフィールド酸化膜形成工程を用い
ることにより、検出マーク部の凹凸が大きくなり、平坦
化加工された後もマークの検出率を下げることなく、以
後フォトリソグラフィ法を用いて電極を形成する場合な
どで、露光を容易に行うことができる。本発明におい
て、検出するためのマークを凸型にして説明したが、図
５（ａ）のように凹型にすることでも同様な効果を得る
ことは言うまでもない。適用しなかった場合は図５
（ｂ）のようになり、平坦化の状態によっては、同様に
マークの検出が困難になることがある。
ることにより、検出マーク部の凹凸が大きくなり、平坦
化加工された後もマークの検出率を下げることなく、以
後フォトリソグラフィ法を用いて電極を形成する場合な
どで、露光を容易に行うことができる。本発明におい
て、検出するためのマークを凸型にして説明したが、図
５（ａ）のように凹型にすることでも同様な効果を得る
ことは言うまでもない。適用しなかった場合は図５
（ｂ）のようになり、平坦化の状態によっては、同様に
マークの検出が困難になることがある。
【００１８】また、本実施形態では３本のマークを使用
して説明したが、マークの本数による制限はない。
して説明したが、マークの本数による制限はない。
【００１９】さらに、上記実施形態では、位置合わせ用
溝に薄く酸化膜を残したが、酸化膜を残さずにその後の
平坦化加工を行うことも可能である。
溝に薄く酸化膜を残したが、酸化膜を残さずにその後の
平坦化加工を行うことも可能である。
【００２０】
【発明の効果】以上のように、本発明の半導体装置の製
造方法を用いれば、予め位置合わせ用溝に堆積した酸化
膜のみを選択的に薄くすることにより、その後の平坦化
加工においても、位置合わせ用溝の領域が平坦になるこ
とはなく、素子絶縁分離工程に続く工程の目合わせ用マ
ークとして有効に機能することができる。
造方法を用いれば、予め位置合わせ用溝に堆積した酸化
膜のみを選択的に薄くすることにより、その後の平坦化
加工においても、位置合わせ用溝の領域が平坦になるこ
とはなく、素子絶縁分離工程に続く工程の目合わせ用マ
ークとして有効に機能することができる。
【図１】本発明の実施形態による半導体装置の製造方法
を製造工程順に示す工程断面図である。
を製造工程順に示す工程断面図である。
【図２】図１に続く製造工程を示す工程断面図である。
【図３】図２に続く製造工程を示す工程断面図である。
【図４】本発明の実施形態による半導体装置の製造方法
により得られた位置合わせ用マークと従来の位置合わせ
用マークのマーク検出波形を示す測定グラフである。
により得られた位置合わせ用マークと従来の位置合わせ
用マークのマーク検出波形を示す測定グラフである。
【図５】本発明の実施形態による半導体装置の製造方法
により得られた位置合わせ用マークと従来の位置合わせ
用マークの断面図である。
により得られた位置合わせ用マークと従来の位置合わせ
用マークの断面図である。
【図６】従来の位置合わせ用マークを使用した場合の、
次工程における位置合わせ用マークの様子を示す断面図
である。
次工程における位置合わせ用マークの様子を示す断面図
である。
１、１１、２１、３１ 半導体基板 ２ 窒化膜 ３、６ フォトレジスト ４、１４、２４、３４ 位置合わせ用溝 ５ 酸化膜 ７、１７ 溝酸化膜 ８、２８ ポリシリコン ２９、３９ 埋込酸化膜
Claims (6)
- 【請求項１】 半導体基板に素子分離用溝及び位置合わ
せ用溝を掘り、前記素子分離用溝及び前記位置合わせ用
溝において、前記半導体基板の表面よりも高く絶縁膜を
堆積し、前記絶縁膜を前記絶縁膜の表面から研磨して、
少なくとも前記素子分離用溝に前記絶縁膜を埋め込んで
埋込絶縁膜を形成し、前記素子分離用溝と前記埋込絶縁
膜とで構成する表面を平坦化する半導体装置の製造方法
であって、前記半導体基板の表面よりも高く絶縁膜を堆
積する工程と前記埋込絶縁膜を形成する工程との間に、
少なくとも前記位置合わせ用溝に堆積した前記絶縁膜を
選択的にエッチングして、前記位置合わせ用溝の領域と
前記位置合わせ用溝に隣接する前記半導体基板の領域と
で構成する半導体基板の表面に凹凸を形成することを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記凹凸を形成する工程が、前記位置合
わせ用溝に堆積した前記絶縁膜を一部除去することによ
り行われる請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記凹凸を形成する工程が、前記位置合
わせ用溝に堆積した前記絶縁膜を全て除去することによ
り行われる請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記半導体基板に素子分離用溝及び位置
合わせ用溝を掘る工程が、前記半導体基板の表面に研磨
ストッパ用絶縁膜を敷き、前記研磨ストッパ用絶縁膜を
所定の形状にパターニングして研磨ストッパ用パターン
を形成し、前記研磨ストッパ用パターンを通して前記半
導体基板をエッチングすることにより行われる請求項
１、２又は３記載の半導体装置の製造方法。 - 【請求項５】 前記絶縁膜が酸化膜であるとき、前記研
磨ストッパ用絶縁膜が窒化膜である請求項４記載の半導
体装置の製造方法。 - 【請求項６】 前記凹凸が、少なくとも前記凹凸の形成
後のゲート電極形成工程における位置合わせ用に用いら
れる請求項１、２、３、４又は５記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000045830A JP2001237309A (ja) | 2000-02-23 | 2000-02-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000045830A JP2001237309A (ja) | 2000-02-23 | 2000-02-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237309A true JP2001237309A (ja) | 2001-08-31 |
Family
ID=18568360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000045830A Pending JP2001237309A (ja) | 2000-02-23 | 2000-02-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001237309A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607788B1 (ko) | 2004-12-29 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 오버레이 마크 형성 방법 |
-
2000
- 2000-02-23 JP JP2000045830A patent/JP2001237309A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607788B1 (ko) | 2004-12-29 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 오버레이 마크 형성 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031224 |