KR100188129B1 - 쌍극성 반도체 소자의 제조 공정 - Google Patents

쌍극성 반도체 소자의 제조 공정 Download PDF

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Abstract

이 발명은 자기 정렬 구조의 쌍극성(Bipolar) 반도체 소자를 제조할 때, 자기 정렬 패턴(Self Align Pattern) 과장에서 불균일, 부정확 및 기판 손상 문제를 제거할 수 있는 쌍극성 반도체 소자의 제조 공정에 관한 것이다.
이 발명의 구성은 단결정 실리콘 기판 위의 일부에 화학기상증착 산화막과 질화실리콘막의 적층 구조를 패턴하여 형성하는 단계와, 단결정 실리콘 기판 전면의 상부에 다결정 실리콘막을 형성하는 단계와, 폴리싱 평탄화를 통하여 적층 구조의 상기의 질화실리콘막 상부의 다결정 실리콘막을 제거하는 단계와, 산화 공정을 실시하여 상기의 다결정 실리콘막 위에 실리콘 산화막을 형성하는 단계와, 적층 구조를 구성하는 상기의 질화실리콘막과 화학기상증착 산화막을 제거하여 상기의 단결정 실리콘 기판을 노출시키는 단계와, 노출된 단결정 실리콘 기판 위에 화학기상증착 산화막 스페이서 형성 및 이온 주입을 통하여 이미터 금속 전극을 형성한 후에 후속 공정을 진행하는 단계로 이루어진다.
이 발명의 효과는, 폴리싱에 의한 평탄화 기법과 박막들간의 선택 식각 특성을 활용한 제조 방법을 사용하여 자기 정렬 구조의 쌍극성 반도체 소자의 제조 공정을 제공함으로써 안정적이고, 정확하게 자기 정렬된 구조의 쌍극성 반도체 소자를 실현할 수 있다.

Description

쌍극성 반도체 소자의 제조 공정
제1도 a) 내지 e)는 종래의 기술에 의한 쌍극성 반도체 소자의 제조 공정을 도시하고 있고,
제2도 a) 내지 f)는 이 발명의 실시예에 따른 쌍극성 반도체 소자의 제조 공정을 도시하고 있고,
제3도 a) 내지 c)는 이 발명의 실시예에 따른 폴리싱 평탄화 방법을 도시하고 있다.
* 도면의 주요부분에 대한 부호의 설명
1 : 단결정 실리콘 기판 2 : 화학기상증착 산화막(CVD 산화막)
3 : 질화실리콘막 4 : 다결정 실리콘막
6 : 화학기상증착 산화막 스페이서 7 : 금속 전극
9 : 감광막 10 : 실리콘 산화막
이 발명은 쌍극성 반도체 소자의 제조 공정에 관한 것으로서, 특히 자기 정렬 구조의 쌍극성(Bipolar) 반도체 소자를 제조할 때, 자기 정렬 패턴(Self Align Patten) 과정에서 불균일, 부정확 및 기판 손상 문제를 제거할 수 있는 쌍극성 반도체 소자의 제조 공정에 관한 것이다.
이하, 첨부된 도면을 참조로 하여 종래의 쌍극성 반도체 소자의 제조 공정에 대하여 설명하기로 한다.
제1도 a) 내지 e)는 종래의 기술에 의한 쌍극성 반도체 소자의 제조 공정을 도시하고 있다.
제1도를 참고로 하여, 종래의 쌍극성 반도체 소자의 제조 공정의 구성은, 단결정 실리콘 기판(1) 위에 다결정 실리콘막(Polycrystalline silicon)(4)과 화학기상증착(Chemical Vapor Deposition : CVD) 산화막(Oxide)(2)을 형성하는 단계(제1도 a)와 사진 식각 공정을 통하여 실리콘 기판 표면까지 화학기상증착 산화막(2)과 다결정 실리콘막(4)을 식각하는 단계(제1도 b)와 희생 산화 및 제거를 통하여 노출된 실리콘 기판(1) 표면의 손상을 제거하는 단계(제1도 c)와 화학기상증착 산화막의 형성과 전면에 반응성 이온 식각(Reactive Ion Etching : RIE)을 통하여 산화막 스페이서(Spacer)(6)의 형성 및 이온을 주입하는 단계(제1도 d)와 상기의 산화막 스페이서(6)의 상부에 이미터 금속 전극(7)을 형성한 후에 후속 공정을 진행하는 단계(제1도 e)로 이루어져 있다.
상기의 구성에 의한 종래의 쌍극성 반도체 소자의 제조 공정의 작용은 다음과 같다.
쌍극성 반도체 소자의 제조에 있어서, 소자의 동작 속도를 높이기 위하여 일반적으로 자기 정렬된 다결정 실리콘막을 이용하는 구조가 주로 사용되고 있다. 이러한 자기 정렬된 다결정 실리콘막을 이용한 쌍극성 반도체 소자의 제조는 종래의 일반적인 방법으로는 안정적인 실현이 어려운 측면이 있는데, 이것은 동일한 식각 특성을 가지고 있는 단결정 실리콘 기판과 다결정 실리콘막이 직접 접촉되어 있는 상태에서 사진 식각 공정을 통하여 서로 접촉된 계면까지만 다결정 실리콘막을 식각하여 자기정렬된 다결정 실리콘막의 패턴을 형성하는 과정이 필요하기 때문이다.
또한, 다결정 실리콘막이 식각되어 실리콘 기판이 노출되는 영역은 쌍극성 반도체 소자의 이미터 부위가 형성되는 영역으로서 식각되는 노출 면적이 극히 미세할 뿐만이 아니라 매우 양호한 표면 상태를 필요로 하게 되는데, 식각 과정에서 다결정 실리콘막이 잔존하거나 노출된 실리콘 기판의 표면이 손상될 경우에 제조된 소자의 전기적 특성에 치명적인 불량을 초래하게 된다.
종래의 쌍극성 반도체 소자의 제조 공정에 있어서, 제1도 a)를 참조하여, 단결정 실리콘 기판(1)위에 다결정 실리콘막(4)과 화학기상증착(CVD) 산화막(2)을 형성하고, 제1도 b)를 참조하여, 사진 식각 공정을 통하여 실리콘 기판 표면까지 화학기상증착 산화막(2)과 다결정 실리콘막(4)을 식각하게 된다.
그리고, 제1도 c)를 참조하여, 희생 산화 및 제거를 통하여 노출된 실리콘 기판(1) 표면의 손상을 제거하게 되고, 단결정 실리콘 기판(1)과 다결정 실리콘막(4) 사이에 에피택셜층(5)이 성장하게 된다.
다음에, 제1도 d)를 참조하여, 상기의 화학기상증착 산화막의 형성과 전면 반응성 이온 식각(Reactive Ion Etching : RIE)을 통하여 산화막 스페이서(Spacer)(6)의 형성 및 이온을 주입하며, 여기에서 이온 주입영역(8)이 형성되고, 제1도 e)를 참조하여, 상기의 산화막 스페이서(6)의 상부에 이미터 금속 전극(7)을 형성한 후에 후속 공정을 진행하여 쌍극성 반도체 소자를 제조하게 된다.
즉, 종래 기술에 의한 제조 방법은 먼저 단결정 실리콘 기판(1)의 상부에 다결정 실리콘막(4)과 화학기상증착 산화막(2)을 차례로 형성한 후에 사진 식각 공정을 통하여 다결정 실리콘막(4)과 단결정 실리콘 기판(1)이 접촉되는 계면까지만 화학기상증착 산화막(2)과 다결정 실리콘막(4)을 식각하여 이미터 영역이 형성될 부분의 실리콘 기판을 노출시킨다.
그런데 상기의 식각 과정에서 단결정 실리콘 기판(1)과 다결정 실리콘막(4) 계면간에 정확한 식각 검출이 극히 어려운 관계로 단결정 실리콘 기판(1) 표면이 손상되거나 다결정 실리콘막(4)이 잔존하는 문제가 대두되게 되며, 또한 충분한 오버 식각(Over Etching)을 진행하지 못하는 관계로 노출되는 패턴 크기의 산포 변화가 더 커지게 된다.
그리고, 노출된 실리콘 기판(1)의 패턴에는 쌍극성 소자의 이미터 금속 영역(7)이 형성되게 되는데, 그 과정은 조금씩 차이가 있으나 일반적으로 손상된 실리콘 표면 회복을 위한 산화 공정과 이온 주입 공정, 그리고 자기 정렬 다결정 실리콘막(4)과 이미터 전극(7) 분리를 위한 화학기상증착 산화막 스페이서 형성(6) 및 이온주입 공정 등의 과정을 통하여 쌍극성 소자를 제조한다.
상기한 종래의 쌍극성 반도체 소자의 제조 공정은, 식각 과정에서 이미터가 형성될 영역의 실리콘 기판을 노출시킬 때, 다결정 실리콘막(4)의 완전한 제거 여부를 측정에 의해 확인하기가 매우 어려우며, 실리콘 기판(1) 위에 접촉시켜 형성한 다결정 실리콘막(4)은 두께 측정이 안되기 때문에 별도로 측정 가능한 패턴층을 만들어서 관찰하여야 하고, 다결정 실리콘막의 자기 정렬 패턴 과정에서의 불균일 및 부정확 그리고 단결정 실리콘 기판의 표면이 손상되는 문제점이 있다.
그러므로, 이 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 안정적이고, 정확하게 자기 정렬된 구조의 쌍극성 반도체 소자를 실현하기 위하여, 폴리싱에 의한 평탄화 기법과 박막들간의 선택 식각 특성을 활용한 제조 방법을 사용하여 자기 정렬 구조의 쌍극성 반도체 소자의 제조 공정을 제공하기 위한 것이다.
상기의 목적을 달성하기 위한 수단으로써, 이 발명의 구성은, 단결정 실리콘 기판 위의 일부에 화학기상증착 산화막과 질화실리콘막의 적층 구조를 패턴하여 형성하는 단계와, 상기의 단결정 실리콘 기판 전면의 상부에 다결정 실리콘막을 형성하는 단계와, 폴리싱 평탄화를 통하여 적층 구조의 상기의 질화실리콘막 상부의 다결정 실리콘막을 제거하는 단계와, 산화 공정을 실시하여 상기의 다결정 실리콘막 위에 실리콘 산화막을 형성하는 단계와, 적층 구조를 구성하는 상기의 질화실리콘막과 화학기상증착 산화막을 제거하여 상기의 단결정 실리콘 기판을 노출시키는 단계와, 상기의 노출된 단결정 실리콘 기판 위에 화학기상증착 산화막 스페이서 형성 및 이온 주입을 통하여 이미터 금속 전극을 형성한 후에 후속 공정을 진행하는 단계로 이루어진다.
상기의 구성에 의한 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부한 도면을 참조로 설명하면 다음과 같다.
제2도 a) 내지 f)는 이 발명의 실시예에 따른 쌍극성 반도체 소자의 제조 공정을 도시하고 있고, 제3도 a) 내지 c)는 이 발명의 실시예에 따른 폴리싱 평탄화 방법을 도시하고 있다.
첨부한 제2도에 도시되어 있듯이, 이 발명의 실시예에 따른 쌍극성 반도체 소자의 제조 공정의 구성은, 단결정 실리콘 기판(1) 위의 일부에 화학기상증착 산화막(2)과 질화실리콘막(3) 적층 구조를 패턴하여 형성하는 단계(제2도 a)와, 상기의 단결정 실리콘 기판 전면의 상부에 다결정 실리콘막(4)을 형성하는 단계(제2도 b)와, 폴리싱 평탄화를 통하여 적층 구조의 상기의 질화실리콘막(Si3N4)(3) 상부의 다결정 실리콘막(4)을 제거하는 단계(제2도 c)와 산화, 공정을 실시하여 상기의 다결정 실리콘막(4) 위에 실리콘 산화막(10)을 형성하는 단계(제2도 d)와, 적층 구조를 구성하는 상기의 질화실리콘막(3)과 화학기상증착 산화막(2)을 제거하여 상기의 단결정 실리콘 기판(1)을 노출시키는 단계(제2도 e)와, 상기의 노출된 단결정 실리콘 기판(1) 위에 화학기상증착 산화막 스페이서(6) 형성 및 이온 주입을 통해 이미터 금속 전극(7)을 형성한 후에 후속 공정을 진행하는 단계(제2도 f)로 이루어진다.
상기의 구성에 의한 이 발명의 실시예에 다른 쌍극성 반도체 소자의 제조 공정의 작용은 다음과 같다.
제2도 a)를 참조하여, 단결정 실리콘 기판(1) 위의 일부에 화학기상증착 산화막(2)과 질화실리콘막(3) 적층 구조를 패턴하여 형성하고, 제2도 b)를 참조하여, 상기의 단결정 실리콘 기판 전면의 상부에 다결정 실리콘막(4)을 형성하며, 제2도 c)를 참조하여, 폴리싱 평탄화를 통하여 적층 구조의 상기의 질화실리콘막(3) 상부의 다결정 실리콘막(4)을 제거하게 된다.
다음에, 제2도 d)를 참조하여, 산화 공정을 실시하여 상기의 다결정 실리콘막(4) 위에 실리콘 산화막(10)을 형성하고, 제2도 e)를 참조하여, 적층 구조를 구성하는 상기의 질화실리콘막(3)과 화학기상증착 산화막(2)을 제거하여 상기의 단결정 실리콘 기판(1)을 노출시키게 되며, 제2도 f)를 참조하여, 상기의 노출된 단결정 실리콘 기판(1) 위에 화학기상증착 산화막 스페이서(6) 형성 및 이온 주입을 통해 이미터 금속 전극을 형성한 후에 후속 공정을 진행하여 쌍극성 반도체 소자를 제조하게 된다.
다시 말하면, 먼저 단결정 실리콘 기판(1) 위에 화학기상증착 산화막(2)과 질화실리콘막(3)을 차례로 형성한 다음, 사진 식각 공정을 통하여 이미터가 형성될 영역을 제외한 화학기상증착 산화막(2)과 질화실리콘막(3)을 식각하여 그 부위의 단결정 실리콘 기판(1)이 노출되도록 한다.
다음에, 상기의 실리콘 기판(1) 전면에 다결정 실리콘막(4)을 형성하고, 폴리싱 평탄화 방법을 실시하여 이미터가 형성될 영역에 해당하는 화학기상증착 산화막(2)과 질화실리콘막(3)의 적층 구조 위에 존재하는 다결정 실리콘막(4)을 질화실리콘막(3)이 노출되는 시점까지 평탄화하여 선택 제거함으로써, 적층 구조의 양쪽 부위에 다결정 실리콘막(4)이 자기 정렬되어 있는 구조가 형성되게 된다.
여기에서, 제3도를 참조하여, 폴리싱 평탄화 방법을 언급하면 다음과 같다.
제3도 a)는 웨이퍼 홀더(Wafer holder)(31), 웨이퍼(Wafer)(32), 폴리싱 패드면(Polishing Pad)(33)을 가지면서 회전축을 따라 회전하는 폴리싱 설비를 도시하고 있고, 제3도 b)는 폴리싱 평탄화를 하기 전의 표면을 나타내고, 제3도 c)는 폴리싱 평탄화를 한 후의 표면을 나타내며, 실리콘 기판(34)에 형성된 박막층(35)이 폴리싱에 의해 평탄화되는 것을 도시하고 있다.
상기의 폴리싱 공정이란 표면의 요철 부위를 마찰 작용을 통하여 제거함으로써 전체적인 표면의 평탄화를 실현하는 방법으로서, 이 발명의 경우에는 이미터가 형성될 적층 구조에 있는 질화실리콘막(3)을 스톱층(Stop Layer)으로 활용하여 상부에 높게 형성된 다결정 실리콘막(4)을 선택적으로 제거하는 과정을 수행하게 된다.
다시 말하면, 폴리싱 평탄화 공정은 웨이퍼(32) 표면과 폴리싱 설비의 패드(33)면이 서로 접촉된 상태로 회전하며 물리적, 화학적으로 웨이퍼(32) 표면의 요철을 제거하여 전체적인 평탄화를 실현하는 공정이고, 상기의 원리에 의하여, 웨이퍼(32) 내에서 요철이 있을 경우 높은 부분에 존재하는 박막(35)들이 먼저 제거됨에 따라 전체적인 표면의 평탄화가 실시되게 된다. 이러한 폴리싱 공정도 박막(35)들간에 제거되는 비율의 차이가 크게 나타나는 특징이 있는데, 특히, 질화실리콘막은 폴리싱 공정에서 제거되는 비율이 다결정 실리콘막에 비하여 약 1/10 정도로 작기 때문에 폴리싱 공정에서의 스톱층 또는 마스크층으로 많이 사용되게 된다.
다음으로, 전면 산화 공정을 진행하면 이미터가 형성될 영역은 상부의 질화실리콘막(3)에 의하여 산화가 진행되지 않지만, 이미터 영역 양옆의 자기 정렬된 다결정 실리콘막(4) 표면에는 산화가 진행되어 상부에 실리콘 산화막(10)이 형성되게 된다. 다음에 습식 식각 과정을 통하여 이미터가 형성될 영역의 질화실리콘막(3)과 화학기상증착 산화막(2)들을 차례대로 제거하여 단결정 실리콘 기판(1)을 노출시키는데, 즉 먼저 인산용액으로 질화실리콘막(3)을 제거한 다음 불산용액에서 화학기상증착 산화막(2)을 제거하면 된다. 이때 상기의 인산용액에서는 실리콘 산화막(10)의 식각량이 대단히 적기 때문에 질화실리콘막(3)의 제거가 진행되는 동안에 자기 정렬된 다결정 실리콘막(4)의 표면이 노출되어 손상되는 것을 방지하며, 불산용액에서는 화학기상증착 산화막(2)의 식각량이 실리콘 산화막(10)에 비하여 2배 이상 크기 때문에 다결정 실리콘막(4) 상부의 실리콘 산화막(10)을 조절하면서 효과적으로 이미터를 형성할 부분의 실리콘 기판(1)을 노출시키게 된다.
이러한 방법으로 실리콘 기판(1)을 형성한 다음, 후속의 이온 주입과 화학기상증착 산화막 스페이서 공정 등을 진행하여 쌍극성 반도체 소자를 제조하게 된다.
이 발명에서는 실리콘 기판(1)과 식각 특성들이 상이한 화학기상증착 산화막(2)들을 이용하기 때문에 기판 상부에 있는 박막의 정확한 두께 측정은 물론 불필요한 박막의 잔존 여부와 확실한 제거가 가능하게 된다.
또한, 보다 재현성 있고, 안정적인 자기 정렬 구조의 실현을 통하여 쌍극성 반도체 소자의 제조가 가능하게 된다.
상기의 쌍극성 반도체 소자의 제조 공정의 특징은 다음과 같다. 먼저, 이미터가 형성될 영역의 적층 구조 위에 있는 다결정 실리콘막을 평탄화 방법으로 제조하고, 다결정 실리콘막 상부에 형성되는 실리콘 산화막의 두께를 다결정 실리콘막의 두께 보다 낮은 두께로 하며, 다결정 실리콘막 상부에 형성되는 실리콘 산화막의 두께를 적층 구조에 형성되어 있는 화학기상증착 산화막 두께의 3/4 이상 두께로 형성한다.
또한. 적층 구조 상부의 질화실리콘막 제거시에 가열된 인산용액으로 제거하고, 적층 구조의 화학기상증착 산화막을 제거하여 실리콘 기판을 완전히 노출시킬 때 다결정 실리콘막 상부에 있는 실리콘 산화막은 잔존시키며, 이때 적층 구조의 전체 두께를 약 2500Å ~ 5000Å 정도의 두께로 형성한다.
그리고, 상기의 실리콘 산화막을 쌍극성 반도체 소자의 베이스(Base) 소스 및 전극으로 사용하고, 다결정 실리콘막에 베이스 소스의 이온 주입을 실시할 때에 다결정 실리콘막(4)의 평탄화를 완료한 후 이온을 주입시키게 된다. 결국, 상기한 폴리싱 공정의 특징을 활용하여 다결정 실리콘막의 자기 정렬 구조를 실현하게 된다.
그러므로, 상기와 같이 동작하는 이 발명의 효과는 다음과 같다.
첫째, 실리콘 표면의 손상 없이 다결정 실리콘막의 자기 정렬 구조를 형성하게 되는데, 종래 기술과는 달리 먼저 이미터를 형성할 영역에 적층 구조를 형성한 다음에 실리콘 기판 전면에 다결정 실리콘막을 형성하고, 다음에 폴리싱 평탄화를 실시함으로써 실리콘 기판의 손상 없이 양옆에 자기 정렬된 다결정 실리콘막의 구조가 실현되며, 또한 적층 구조의 박막들의 제거시에도 실리콘 기판과 식각 특성들이 크게 다르기 때문에 선택 식각 효과에 의하여 실리콘 기판의 손상을 방지할 수 있다.
둘째, 패턴 크기의 조절이 보다 정확하게 되는데, 종래 기술에서는 패턴의 형성시에 식각되는 면적이 적은 관계로 산포가 나빠지고, 형성되는 패턴 크기의 산포 변화가 커지지만, 본 발명의 경우는 이미터 형성할 영역에 먼저 적층 구조를 형성하는 구조를 이용하기 때문에 식각되는 면적이 정확한 계면 노출 시점의 검출이 용이하며, 실리콘 기판과 높은 선택비로 인하여 과다 식각을 통한 패턴 크기의 산포 감소가 가능하다. 이에 따라 적층 구조의 양옆에 형성되는 자기 정렬된 다결정 실리콘막 패턴의 크기 조절을 정확히 수행 할 수 있다.
셋째, 실리콘 기판의 노출을 확실하고, 정확하게 할 수 있는 쌍극성 반도체 소자의 제조 공정을 제공할 수 있다.

Claims (9)

  1. 단결정 실리콘 기판 위의 일부에 화학기상증착 산화막과 질화실리콘막의 적층 구조를 패턴하여 형성하는 단계와, 상기의 단결정 실리콘 기판 전면의 상부에 다결정 실리콘막을 형성하는 단계와, 폴리싱 평탄화를 통하여 적층 구조의 상기의 질화실리콘막 상부의 다결정 실리콘막을 제거하는 단계와, 산화 공정을 실시하여 상기의 다결정 실리콘막 위에 실리콘 산화막을 형성하는 단계와, 적층 구조를 구성하는 상기의 질화실리콘막과 화학기상증착 산화막을 제거하여 상기의 단결정 실리콘 기판을 노출시키는 단계와, 상기의 노출된 단결정 실리콘 기판 위에 화학기상증착 산화막 스페이서 형성 및 이온 주입을 통하여 이미터 금속 전극을 형성한 후에 후속 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 쌍극성 반도체 소자의 제조 공정.
  2. 제1항에 있어서, 상기의 다결정 실리콘막을 폴리싱 평탄화하는 부위는, 이미터가 형성될 영역의 적층 구조인 것을 특징으로 하는 쌍극성 반도체 소자의 제조 공정.
  3. 제1항에 있어서, 상기의 다결정 실리콘막 상부에 형성되는 실리콘 산화막의 두께는, 다결정 실리콘막의 두께 보다 낮은 두께로 하는 것을 특징으로 하는 쌍극성 반도체 소자의 제조 공정.
  4. 제1항에 있어서, 상기의 다결정 실리콘막 상부에 형성되는 실리콘 산화막의 두께는, 상기의 적층 구조에 형성되어 있는 화학기상증착 산화막 두께의 3/4 이상 두께로 형성하는 것을 특징으로 하는 쌍극성 반도체 소자의 제조 공정.
  5. 제1항에 있어서, 상기의 적층 구조 상부의 질화실리콘막의 제거는, 가열된 인산용액으로 제거하는 것을 특징으로 하는 쌍극성 반도체 소자의 제조 공정.
  6. 제1항에 있어서, 상기의 적층 구조의 화학기상증착 산화막의 제거는, 실리콘 기판을 완전히 노출시킬 때 다결정 실리콘막 상부에 있는 실리콘 산화막은 잔존시키는 것을 특징으로 하는 쌍극성 반도체 소자의 제조 공정.
  7. 제1항에 있어서, 상기의 적층 구조의 전체 두께는, 2500Å 내지 5000Å 두께인 것을 특징으로 하는 쌍극성 반도체 소자의 제조 공정.
  8. 제1항에 있어서, 상기의 단결정 실리콘막은, 베이스 소스 및 전극으로 사용하는 것을 특징으로 하는 쌍극성 반도체 소자의 제조 공정.
  9. 제1항에 있어서, 상기의 이온 주입은, 상기의 다결정 실리콘막의 평탄화를 완료한 후 실시하는 것을 특징으로 하는 쌍극성 반도체 소자의 제조 공정.
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* Cited by examiner, † Cited by third party
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KR19990046339A (ko) * 1999-02-20 1999-07-05 박경재 즉석스티커사진기를이용한개인용셀프제작우표

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