JPH09266247A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09266247A JPH09266247A JP8072672A JP7267296A JPH09266247A JP H09266247 A JPH09266247 A JP H09266247A JP 8072672 A JP8072672 A JP 8072672A JP 7267296 A JP7267296 A JP 7267296A JP H09266247 A JPH09266247 A JP H09266247A
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- silicon oxide
- photoresist
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- silicon
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Element Separation (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＩ基板に形成された素子分離領域のパタ
ーンに対して容易に半導体素子のマスクアライメントを
行うことのできる半導体装置の製造方法を提供する。 【解決手段】 ＳＯＩ基板１の表面にシリコン酸化膜２
を形成した後、シリコン酸化膜２上にフォトレジスト３
ａを塗布する。このとき、ＳＯＩ基板１の外周部５ｍｍ
程度の部分のフォトレジスト３ｂを除去し、ステッパを
用いて露光，現像することにより開口部４を形成する。
次に、ＳＯＩ基板１のフォトレジスト３ａが塗布された
面全面にフォトレジスト３ｂを再塗布し、露光，現像を
行うことによりＳＯＩ基板１の外周部５ｍｍ程度の部分
のフォトレジスト３ｂ以外のフォトレジスト３ｂを除去
し、フォトレジスト３ａ，３ｂをマスクとしてシリコン
酸化膜２をウェットエッチングを行うことにより除去し
て、フォトレジスト３ａ，３ｂを除去する。そして、シ
リコン酸化膜２をマスクとして異方性エッチングを行う
ことによりＶ溝５を形成し、シリコン酸化膜２を除去
後、シリコン酸化膜６を形成し、最後に、多結晶シリコ
ン層７をＶ溝５を埋め込むように形成する。
ーンに対して容易に半導体素子のマスクアライメントを
行うことのできる半導体装置の製造方法を提供する。 【解決手段】 ＳＯＩ基板１の表面にシリコン酸化膜２
を形成した後、シリコン酸化膜２上にフォトレジスト３
ａを塗布する。このとき、ＳＯＩ基板１の外周部５ｍｍ
程度の部分のフォトレジスト３ｂを除去し、ステッパを
用いて露光，現像することにより開口部４を形成する。
次に、ＳＯＩ基板１のフォトレジスト３ａが塗布された
面全面にフォトレジスト３ｂを再塗布し、露光，現像を
行うことによりＳＯＩ基板１の外周部５ｍｍ程度の部分
のフォトレジスト３ｂ以外のフォトレジスト３ｂを除去
し、フォトレジスト３ａ，３ｂをマスクとしてシリコン
酸化膜２をウェットエッチングを行うことにより除去し
て、フォトレジスト３ａ，３ｂを除去する。そして、シ
リコン酸化膜２をマスクとして異方性エッチングを行う
ことによりＶ溝５を形成し、シリコン酸化膜２を除去
後、シリコン酸化膜６を形成し、最後に、多結晶シリコ
ン層７をＶ溝５を埋め込むように形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特にＳＯＩ基板を用いた素子
分離領域の形成方法に関する。
方法に関するものであり、特にＳＯＩ基板を用いた素子
分離領域の形成方法に関する。
【０００２】
【従来の技術】ＳＯＩ（Silicon on Insulator）基板
を用いて、デジタル及びアナログ回路にパワー素子まで
含める１チップシステムを開発するためには、素子領域
間を電気的に完全に分離するような絶縁分離技術が非常
に重要である。
を用いて、デジタル及びアナログ回路にパワー素子まで
含める１チップシステムを開発するためには、素子領域
間を電気的に完全に分離するような絶縁分離技術が非常
に重要である。
【０００３】ＳＯＩ基板上の素子分離方法は、素子領域
となる活性シリコン層の膜厚Ｔsoiによって様々である
が、一般的にＴsoi≦１μｍと比較的膜厚が薄い場合に
はＬＯＣＯＳ（Local Oxidation of Silicon）酸化
による素子分離方法が用いられ、Ｔsoi≧５μｍと比較
的膜厚が厚い場合には水酸化カリウム（ＫＯＨ）等のア
ルカリ系のエッチャントを用いた異方性エッチングによ
りＶ溝を形成して素子分離を行う方法が用いられる。
となる活性シリコン層の膜厚Ｔsoiによって様々である
が、一般的にＴsoi≦１μｍと比較的膜厚が薄い場合に
はＬＯＣＯＳ（Local Oxidation of Silicon）酸化
による素子分離方法が用いられ、Ｔsoi≧５μｍと比較
的膜厚が厚い場合には水酸化カリウム（ＫＯＨ）等のア
ルカリ系のエッチャントを用いた異方性エッチングによ
りＶ溝を形成して素子分離を行う方法が用いられる。
【０００４】図２は、従来例に係るＳＯＩ基板１の素子
分離工程を示す断面工程図である。ＳＯＩ基板１は、約
５００μｍの支持体シリコン基板１ａと、支持体シリコ
ン基板１ａ上に形成された約１〜２μｍのシリコン酸化
膜等の絶縁膜１ｂと、絶縁膜１ｂ上に形成された約２０
μｍの半導体素子領域となる面方位（１００）の活性シ
リコン層１ｃとが一体的に構成されている（図２
（ａ））。
分離工程を示す断面工程図である。ＳＯＩ基板１は、約
５００μｍの支持体シリコン基板１ａと、支持体シリコ
ン基板１ａ上に形成された約１〜２μｍのシリコン酸化
膜等の絶縁膜１ｂと、絶縁膜１ｂ上に形成された約２０
μｍの半導体素子領域となる面方位（１００）の活性シ
リコン層１ｃとが一体的に構成されている（図２
（ａ））。
【０００５】先ず、ＳＯＩ基板１の表面に、１１００
℃，約６０分のパイロジェニック（Pyrogenic）酸化を
行うことにより約０．６μｍのシリコン酸化膜２を形成
した後、シリコン酸化膜２上にフォトレジスト３を塗布
し、露光機としてコンタクトアライナ等を用いて露光，
現像を行うことにより開口部４を形成し、開口部４が形
成されたフォトレジスト３をマスクとしてフッ酸（Ｈ
Ｆ）等のエッチャントを用いてシリコン酸化膜２のウェ
ットエッチングを行う（図２（ｂ））。
℃，約６０分のパイロジェニック（Pyrogenic）酸化を
行うことにより約０．６μｍのシリコン酸化膜２を形成
した後、シリコン酸化膜２上にフォトレジスト３を塗布
し、露光機としてコンタクトアライナ等を用いて露光，
現像を行うことにより開口部４を形成し、開口部４が形
成されたフォトレジスト３をマスクとしてフッ酸（Ｈ
Ｆ）等のエッチャントを用いてシリコン酸化膜２のウェ
ットエッチングを行う（図２（ｂ））。
【０００６】次に、プラズマアッシング等を用いてフォ
トレジスト３を除去した後、シリコン酸化膜２をマスク
として水酸化カリウム（ＫＯＨ）水溶液等のアルカリ系
のエッチャントを用いて異方性エッチングを行い、絶縁
膜１ｂに到達するＶ溝５を形成し（図２（ｃ））、フッ
酸（ＨＦ）等のエッチャントを用いてウェットエッチン
グを行うことによりシリコン酸化膜２を除去した後、１
１００℃，約１４０分のパイロジェニック酸化を行うこ
とによりＳＯＩ基板１のＶ溝５が形成された面全面に約
１μｍのシリコン酸化膜６を形成する（図２（ｄ））。
トレジスト３を除去した後、シリコン酸化膜２をマスク
として水酸化カリウム（ＫＯＨ）水溶液等のアルカリ系
のエッチャントを用いて異方性エッチングを行い、絶縁
膜１ｂに到達するＶ溝５を形成し（図２（ｃ））、フッ
酸（ＨＦ）等のエッチャントを用いてウェットエッチン
グを行うことによりシリコン酸化膜２を除去した後、１
１００℃，約１４０分のパイロジェニック酸化を行うこ
とによりＳＯＩ基板１のＶ溝５が形成された面全面に約
１μｍのシリコン酸化膜６を形成する（図２（ｄ））。
【０００７】最後に、シリコン酸化膜６上にＶ溝５を埋
め込むように多結晶シリコン層７を形成した後、シリコ
ン酸化膜６が露出するまで研磨平坦化することにより素
子分離領域８を形成する（図２（ｅ））。なお、多結晶
シリコン層７の形成方法の一例としては、モノシラン
（ＳｉＨ4）を原料ガスとしてプラズマＣＶＤ法を用い
ることにより形成できる。
め込むように多結晶シリコン層７を形成した後、シリコ
ン酸化膜６が露出するまで研磨平坦化することにより素
子分離領域８を形成する（図２（ｅ））。なお、多結晶
シリコン層７の形成方法の一例としては、モノシラン
（ＳｉＨ4）を原料ガスとしてプラズマＣＶＤ法を用い
ることにより形成できる。
【０００８】
【発明が解決しようとする課題】ところが、上述の工程
を用いて形成した素子分離領域８を有するＳＯＩ基板１
上に、実際に素子を形成する場合、特にＩＣ等の１μｍ
以下の微細な線幅を持ち、かつ、０．２〜１．０μｍと
いった高精度のマスクアライメントを要求される場合、
フォトリソグラフィ工程で使用される露光機はコンタク
トアライナのような１〜２μｍといったマスクアライメ
ント精度では不十分であり、ステップ式投影露光装置
（以下においてステッパと称す）によって露光を行うこ
とが不可欠である。
を用いて形成した素子分離領域８を有するＳＯＩ基板１
上に、実際に素子を形成する場合、特にＩＣ等の１μｍ
以下の微細な線幅を持ち、かつ、０．２〜１．０μｍと
いった高精度のマスクアライメントを要求される場合、
フォトリソグラフィ工程で使用される露光機はコンタク
トアライナのような１〜２μｍといったマスクアライメ
ント精度では不十分であり、ステップ式投影露光装置
（以下においてステッパと称す）によって露光を行うこ
とが不可欠である。
【０００９】しかし、コンタクトアライナで形成した素
子分離領域８をＳＯＩ基板１のパターンに対し、ステッ
パによりマスクアライメントを行うという異種露光装置
間でのアライメントは、装置間の原点位置の差が最大約
６００μｍと大きく、また、同一ロット内のウェハ間の
ばらつきも最大約４００μｍと大きいため、ステッパに
よるずれの補正が困難であり、フォトリソグラフィ工程
の処理に非常に時間がかかり、コストが非常にかかると
いう問題があった。
子分離領域８をＳＯＩ基板１のパターンに対し、ステッ
パによりマスクアライメントを行うという異種露光装置
間でのアライメントは、装置間の原点位置の差が最大約
６００μｍと大きく、また、同一ロット内のウェハ間の
ばらつきも最大約４００μｍと大きいため、ステッパに
よるずれの補正が困難であり、フォトリソグラフィ工程
の処理に非常に時間がかかり、コストが非常にかかると
いう問題があった。
【００１０】そこで、この異種露光装置のアンマッチン
グの問題を解決することは非常に困難であるため、前記
問題を避けるために素子分離領域８を形成する工程のフ
ォトリソグラフィ工程においてステッパを使用すること
が考えられる。
グの問題を解決することは非常に困難であるため、前記
問題を避けるために素子分離領域８を形成する工程のフ
ォトリソグラフィ工程においてステッパを使用すること
が考えられる。
【００１１】図３は、従来例に係るステッパを用いたＳ
ＯＩ基板１の素子分離工程を示す断面工程図である。先
ず、ＳＯＩ基板１（図３（ａ））の表面に、１１００
℃，約６０分のパイロジェニック酸化を行うことにより
約０．６μｍのシリコン酸化膜２を形成した後、シリコ
ン酸化膜２の全面にフォトレジスト３を塗布する。この
際、コンタクトアライナを使用する場合と異なり、次工
程において露光機としてステッパを使用するため、ステ
ッパの汚染を防止するという目的でフォトレジスト３の
内、ＳＯＩ基板１の外周部５ｍｍ程度にあたる部分のフ
ォトレジスト３を除去（エッジリンス）する（図３
（ｂ））。
ＯＩ基板１の素子分離工程を示す断面工程図である。先
ず、ＳＯＩ基板１（図３（ａ））の表面に、１１００
℃，約６０分のパイロジェニック酸化を行うことにより
約０．６μｍのシリコン酸化膜２を形成した後、シリコ
ン酸化膜２の全面にフォトレジスト３を塗布する。この
際、コンタクトアライナを使用する場合と異なり、次工
程において露光機としてステッパを使用するため、ステ
ッパの汚染を防止するという目的でフォトレジスト３の
内、ＳＯＩ基板１の外周部５ｍｍ程度にあたる部分のフ
ォトレジスト３を除去（エッジリンス）する（図３
（ｂ））。
【００１２】次に、ステッパを用いて所望の素子分離パ
ターンを露光，現像することにより開口部４を形成し、
開口部４が形成されたフォトレジスト３をマスクとして
フッ酸（ＨＦ）等のエッチャントを用いてシリコン酸化
膜２のウェットエッチングを行う（図３（ｃ））。図４
は、従来例に係る図３（ｃ）を上面から見た状態を示す
略平面図である。
ターンを露光，現像することにより開口部４を形成し、
開口部４が形成されたフォトレジスト３をマスクとして
フッ酸（ＨＦ）等のエッチャントを用いてシリコン酸化
膜２のウェットエッチングを行う（図３（ｃ））。図４
は、従来例に係る図３（ｃ）を上面から見た状態を示す
略平面図である。
【００１３】続いて、プラズマアッシング等を用いてフ
ォトレジスト３を除去した後、シリコン酸化膜２をマス
クとしてＫＯＨ等のアルカリ系のエッチャントを用いて
異方性エッチングを行い、Ｖ溝５を形成する。このと
き、ＳＯＩ基板１の外周部のシリコン酸化膜２が除去さ
れているので、この部分も同時にエッチングされる（図
３（ｄ））。
ォトレジスト３を除去した後、シリコン酸化膜２をマス
クとしてＫＯＨ等のアルカリ系のエッチャントを用いて
異方性エッチングを行い、Ｖ溝５を形成する。このと
き、ＳＯＩ基板１の外周部のシリコン酸化膜２が除去さ
れているので、この部分も同時にエッチングされる（図
３（ｄ））。
【００１４】ここで、活性シリコン層１ｃは結晶方位に
よりエッチングスピードが異なるため、図５に示すよう
に、活性シリコン層１ｃは不均一にエッチングされ、ギ
ザギザの形状になってしまう。
よりエッチングスピードが異なるため、図５に示すよう
に、活性シリコン層１ｃは不均一にエッチングされ、ギ
ザギザの形状になってしまう。
【００１５】この状態で、シリコン酸化膜２をフッ酸
（ＨＦ）等のエッチャントを用いてウェットエッチング
を行うことにより除去した後、１１００℃，約１４０分
のパイロジェニック酸化を行い、ＳＯＩ基板１のＶ溝５
が形成された面にシリコン酸化膜６を形成する（図３
（ｅ））。
（ＨＦ）等のエッチャントを用いてウェットエッチング
を行うことにより除去した後、１１００℃，約１４０分
のパイロジェニック酸化を行い、ＳＯＩ基板１のＶ溝５
が形成された面にシリコン酸化膜６を形成する（図３
（ｅ））。
【００１６】そして、Ｖ溝５を埋め込むように約４０〜
５０μｍの多結晶シリコン層７形成し、シリコン酸化膜
６が露出するまで研磨平坦化する（図３（ｆ））。
５０μｍの多結晶シリコン層７形成し、シリコン酸化膜
６が露出するまで研磨平坦化する（図３（ｆ））。
【００１７】しかし、このとき、ＳＯＩ基板１の外周部
はエッチングされてギザギザの状態になっており、この
部分にも不均一に多結晶シリコンが成長し、多数の突起
を有する多結晶シリコン層７が除去されずに残ってしま
うという問題があった。
はエッチングされてギザギザの状態になっており、この
部分にも不均一に多結晶シリコンが成長し、多数の突起
を有する多結晶シリコン層７が除去されずに残ってしま
うという問題があった。
【００１８】このような多数の突起を有する多結晶シリ
コン層７は、半導体装置の自動搬送の際、搬送アームや
ステージに引っかかったときに多結晶シリコン層７が欠
け落ちることによりパーティクルの原因になったり、自
動搬送中のウェハ引っかかりによる位置ずれのトラブル
や、ウェハ落下，ウェハ破損といったトラブルにつなが
るといった問題があった。本発明は、上記の点に鑑みて
成されたものであり、その目的とするところは、ＳＯＩ
基板に形成された素子分離領域のパターンに対して容易
に半導体素子のマスクアライメントを行うことのできる
半導体装置の製造方法を提供することにある。
コン層７は、半導体装置の自動搬送の際、搬送アームや
ステージに引っかかったときに多結晶シリコン層７が欠
け落ちることによりパーティクルの原因になったり、自
動搬送中のウェハ引っかかりによる位置ずれのトラブル
や、ウェハ落下，ウェハ破損といったトラブルにつなが
るといった問題があった。本発明は、上記の点に鑑みて
成されたものであり、その目的とするところは、ＳＯＩ
基板に形成された素子分離領域のパターンに対して容易
に半導体素子のマスクアライメントを行うことのできる
半導体装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】請求項１記載の発明は、
支持体シリコン基板と、該支持体シリコン基板上に形成
された絶縁膜と、該絶縁膜上に形成された活性シリコン
層とが一体的に構成されたＳＯＩ基板の一主表面にシリ
コン酸化膜を形成し、該シリコン酸化膜上に第１のフォ
トレジストを塗布してステップ式投影露光装置を用いて
所望の素子分離パターンにパターニングした後、前記活
性シリコン層上の外周部近傍に第２のフォトレジストを
塗布し、前記第１及び第２のフォトレジストをマスクと
して前記シリコン酸化膜のエッチングを行うようにした
ことを特徴とするものである。
支持体シリコン基板と、該支持体シリコン基板上に形成
された絶縁膜と、該絶縁膜上に形成された活性シリコン
層とが一体的に構成されたＳＯＩ基板の一主表面にシリ
コン酸化膜を形成し、該シリコン酸化膜上に第１のフォ
トレジストを塗布してステップ式投影露光装置を用いて
所望の素子分離パターンにパターニングした後、前記活
性シリコン層上の外周部近傍に第２のフォトレジストを
塗布し、前記第１及び第２のフォトレジストをマスクと
して前記シリコン酸化膜のエッチングを行うようにした
ことを特徴とするものである。
【００２０】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ基板の素子分離工程を示す断面工程図であ
る。ＳＯＩ基板１は、約５００μｍの支持体シリコン基
板１ａと、支持体シリコン基板１ａ上に形成された約１
〜２μｍのシリコン酸化膜等の絶縁膜１ｂと、絶縁膜１
ｂ上に形成された約２０μｍの半導体素子領域となる面
方位（１００）の活性シリコン層１ｃとが一体的に構成
されている（図１（ａ））。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ基板の素子分離工程を示す断面工程図であ
る。ＳＯＩ基板１は、約５００μｍの支持体シリコン基
板１ａと、支持体シリコン基板１ａ上に形成された約１
〜２μｍのシリコン酸化膜等の絶縁膜１ｂと、絶縁膜１
ｂ上に形成された約２０μｍの半導体素子領域となる面
方位（１００）の活性シリコン層１ｃとが一体的に構成
されている（図１（ａ））。
【００２１】なお、ＳＯＩ基板１の形成方法としては、
絶縁層上に気相，液相，固相の各相で単結晶シリコンを
成長させるＳＯＩ成長法や、基板を張り合わせる張り合
わせＳＯＩ法や、単結晶シリコン基板中に酸素をイオン
注入して内部に絶縁層を形成するＳＩＭＯＸ（Silicon
Implanted Oxidation）法や、陽極酸化によってシリ
コンを部分的に多孔質化して酸化することにより形成す
る方法等がある。
絶縁層上に気相，液相，固相の各相で単結晶シリコンを
成長させるＳＯＩ成長法や、基板を張り合わせる張り合
わせＳＯＩ法や、単結晶シリコン基板中に酸素をイオン
注入して内部に絶縁層を形成するＳＩＭＯＸ（Silicon
Implanted Oxidation）法や、陽極酸化によってシリ
コンを部分的に多孔質化して酸化することにより形成す
る方法等がある。
【００２２】先ず、ＳＯＩ基板１の表面に１１００℃，
約６０分のパイロジェニック酸化を行うことにより約
０．６μｍのシリコン酸化膜２を形成した後、シリコン
酸化膜２上にフォトレジスト３を塗布する。このとき、
ステッパの汚染を防止するという目的で、ＳＯＩ基板１
の外周部５ｍｍ程度の部分のフォトレジスト３を除去
（エッジリンス）し（図１（ｂ））、ステッパを用いて
所望の素子分離パターンを露光，現像することにより開
口部４を形成する（図１（ｃ））。
約６０分のパイロジェニック酸化を行うことにより約
０．６μｍのシリコン酸化膜２を形成した後、シリコン
酸化膜２上にフォトレジスト３を塗布する。このとき、
ステッパの汚染を防止するという目的で、ＳＯＩ基板１
の外周部５ｍｍ程度の部分のフォトレジスト３を除去
（エッジリンス）し（図１（ｂ））、ステッパを用いて
所望の素子分離パターンを露光，現像することにより開
口部４を形成する（図１（ｃ））。
【００２３】次に、ＳＯＩ基板１のフォトレジスト３ａ
が塗布された面全面にフォトレジスト３ｂを再塗布し、
露光，現像を行うことによりＳＯＩ基板１の外周部５ｍ
ｍ程度の部分のフォトレジスト３ｂを残して、フォトレ
ジスト３ｂを除去する（図１（ｄ））。
が塗布された面全面にフォトレジスト３ｂを再塗布し、
露光，現像を行うことによりＳＯＩ基板１の外周部５ｍ
ｍ程度の部分のフォトレジスト３ｂを残して、フォトレ
ジスト３ｂを除去する（図１（ｄ））。
【００２４】続いて、フォトレジスト３ａ，３ｂをマス
クとしてシリコン酸化膜２を、フッ酸等のエッチャント
を用いてウェットエッチングを行うことにより除去し、
フォトレジスト３ａ，３ｂをプラズマアッシング等を用
いて除去する（図１（ｅ））。
クとしてシリコン酸化膜２を、フッ酸等のエッチャント
を用いてウェットエッチングを行うことにより除去し、
フォトレジスト３ａ，３ｂをプラズマアッシング等を用
いて除去する（図１（ｅ））。
【００２５】そして、シリコン酸化膜２をマスクとし
て、ＫＯＨ水溶液等のアルカリ系のエッチャントを用い
て異方性エッチングを行うことによりＶ溝５を形成し、
フッ酸等のエッチャントを用いてシリコン酸化膜２をウ
ェットエッチングにより除去した後、１１００℃，約１
４０分のパイロジェニック酸化を行うことによりＳＯＩ
基板１のＶ溝５が形成された面に約１μｍのシリコン酸
化膜６を形成する（図１（ｆ））。
て、ＫＯＨ水溶液等のアルカリ系のエッチャントを用い
て異方性エッチングを行うことによりＶ溝５を形成し、
フッ酸等のエッチャントを用いてシリコン酸化膜２をウ
ェットエッチングにより除去した後、１１００℃，約１
４０分のパイロジェニック酸化を行うことによりＳＯＩ
基板１のＶ溝５が形成された面に約１μｍのシリコン酸
化膜６を形成する（図１（ｆ））。
【００２６】最後に、ＳＯＩ基板１のＶ溝５が形成され
た面にＶ溝５を埋め込むように約４０〜５０μｍの多結
晶シリコン層７を形成し、シリコン酸化膜６が露出する
まで研磨平坦化することにより素子分離領域８を形成す
る（図１（ｇ））。
た面にＶ溝５を埋め込むように約４０〜５０μｍの多結
晶シリコン層７を形成し、シリコン酸化膜６が露出する
まで研磨平坦化することにより素子分離領域８を形成す
る（図１（ｇ））。
【００２７】従って、本実施形態においては、フォトレ
ジスト３ａを塗布し、ステッパを用いて所望のパターン
を形成した後、再度ＳＯＩ基板１の外周部のみをフォト
レジスト３ｂにより保護して、シリコン酸化膜２のエッ
チングを行うようにしたので、ＳＯＩ基板１の外周部が
エッチングされることがなる。
ジスト３ａを塗布し、ステッパを用いて所望のパターン
を形成した後、再度ＳＯＩ基板１の外周部のみをフォト
レジスト３ｂにより保護して、シリコン酸化膜２のエッ
チングを行うようにしたので、ＳＯＩ基板１の外周部が
エッチングされることがなる。
【００２８】なお、本実施形態における各膜の膜厚は、
上述の実施形態の膜厚に限定されるものではない。
上述の実施形態の膜厚に限定されるものではない。
【００２９】
【発明の効果】請求項１記載の発明は、支持体シリコン
基板と、支持体シリコン基板上に形成された絶縁膜と、
絶縁膜上に形成された活性シリコン層とが一体的に構成
されたＳＯＩ基板の一主表面にシリコン酸化膜を形成
し、シリコン酸化膜上に第１のフォトレジストを塗布し
てステップ式投影露光装置を用いて所望の素子分離パタ
ーンにパターニングした後、活性シリコン層上の外周部
近傍に第２のフォトレジストを塗布し、第１及び第２の
フォトレジストをマスクとしてシリコン酸化膜のエッチ
ングを行うようにしたので、ＳＯＩ基板の外周部がエッ
チングされることがなくなり、ＳＯＩ基板に形成された
素子分離領域のパターンに対して容易に半導体素子のマ
スクアライメントを行うことのできる半導体装置の製造
方法を提供することができた。
基板と、支持体シリコン基板上に形成された絶縁膜と、
絶縁膜上に形成された活性シリコン層とが一体的に構成
されたＳＯＩ基板の一主表面にシリコン酸化膜を形成
し、シリコン酸化膜上に第１のフォトレジストを塗布し
てステップ式投影露光装置を用いて所望の素子分離パタ
ーンにパターニングした後、活性シリコン層上の外周部
近傍に第２のフォトレジストを塗布し、第１及び第２の
フォトレジストをマスクとしてシリコン酸化膜のエッチ
ングを行うようにしたので、ＳＯＩ基板の外周部がエッ
チングされることがなくなり、ＳＯＩ基板に形成された
素子分離領域のパターンに対して容易に半導体素子のマ
スクアライメントを行うことのできる半導体装置の製造
方法を提供することができた。
【図１】本発明の一実施形態に係るＳＯＩ基板の素子分
離工程を示す断面工程図である。
離工程を示す断面工程図である。
【図２】従来例に係るＳＯＩ基板の素子分離工程を示す
断面工程図である。
断面工程図である。
【図３】従来例に係るステッパを用いたＳＯＩ基板の素
子分離工程を示す断面工程図である。
子分離工程を示す断面工程図である。
【図４】従来例に係る図３（ｃ）を上面から見た状態を
示す略平面図である。
示す略平面図である。
【図５】従来例に係る図３（ｄ）を上面から見た状態を
示す略平面図である。
示す略平面図である。
１ ＳＯＩ基板 １ａ 支持体シリコン基板 １ｂ 絶縁層 １ｃ 活性シリコン層 ２ シリコン酸化膜 ３，３ａ，３ｂ フォトレジスト ４ 開口部 ５ Ｖ溝 ６ シリコン酸化膜 ７ 多結晶シリコン層 ８ 素子分離領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (1)
- 【請求項１】 支持体シリコン基板と、該支持体シリコ
ン基板上に形成された絶縁膜と、該絶縁膜上に形成され
た活性シリコン層とが一体的に構成されたＳＯＩ基板の
一主表面にシリコン酸化膜を形成し、該シリコン酸化膜
上に第１のフォトレジストを塗布してステップ式投影露
光装置を用いて所望の素子分離パターンにパターニング
した後、前記活性シリコン層上の外周部近傍に第２のフ
ォトレジストを塗布し、前記第１及び第２のフォトレジ
ストをマスクとして前記シリコン酸化膜のエッチングを
行うようにしたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8072672A JPH09266247A (ja) | 1996-03-27 | 1996-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8072672A JPH09266247A (ja) | 1996-03-27 | 1996-03-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266247A true JPH09266247A (ja) | 1997-10-07 |
Family
ID=13496097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8072672A Pending JPH09266247A (ja) | 1996-03-27 | 1996-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09266247A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040022270A (ko) * | 2002-09-03 | 2004-03-12 | 우리로광통신주식회사 | 광섬유 어레이용 브이홈블럭의 제조방법 |
| KR101411328B1 (ko) * | 2013-01-17 | 2014-06-25 | 연세대학교 산학협력단 | 마찰 마모 저감을 위한 탄성 표면 구조 및 그 제조 방법 |
| CN104370266A (zh) * | 2013-08-12 | 2015-02-25 | 上海华虹宏力半导体制造有限公司 | 深沟槽中感应材料的成膜方法 |
-
1996
- 1996-03-27 JP JP8072672A patent/JPH09266247A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040022270A (ko) * | 2002-09-03 | 2004-03-12 | 우리로광통신주식회사 | 광섬유 어레이용 브이홈블럭의 제조방법 |
| KR101411328B1 (ko) * | 2013-01-17 | 2014-06-25 | 연세대학교 산학협력단 | 마찰 마모 저감을 위한 탄성 표면 구조 및 그 제조 방법 |
| CN104370266A (zh) * | 2013-08-12 | 2015-02-25 | 上海华虹宏力半导体制造有限公司 | 深沟槽中感应材料的成膜方法 |
| CN104370266B (zh) * | 2013-08-12 | 2016-04-13 | 上海华虹宏力半导体制造有限公司 | 深沟槽中感应材料的成膜方法 |
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