JPS62158328A - 細い導体デバイスの製造方法 - Google Patents
細い導体デバイスの製造方法Info
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- JPS62158328A JPS62158328A JP61303607A JP30360786A JPS62158328A JP S62158328 A JPS62158328 A JP S62158328A JP 61303607 A JP61303607 A JP 61303607A JP 30360786 A JP30360786 A JP 30360786A JP S62158328 A JPS62158328 A JP S62158328A
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- Y10S438/942—Masking
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、基部の上面に沿って第１膜を形成する工程、
第１膜の一部をパターン状第２膜で被覆する工程、第１
膜の非被覆部と第１膜の被覆部の隣接部分とを除去して
、パターン状第２膜の一部が第１膜の残部から張り出す
ようにする工程、少くとも第１膜の材料物質が除去され
た基部の表面部上に共形層を形成する工程、パターン状
第２膜の張出部下方の部分を除き、実質上全ての共形層
を除去する工程、及び第１及び第２膜の残っている材料
物質を実質上全て除去する工程を含んで成る半導体デバ
イスの製造方法に関する。
第１膜の一部をパターン状第２膜で被覆する工程、第１
膜の非被覆部と第１膜の被覆部の隣接部分とを除去して
、パターン状第２膜の一部が第１膜の残部から張り出す
ようにする工程、少くとも第１膜の材料物質が除去され
た基部の表面部上に共形層を形成する工程、パターン状
第２膜の張出部下方の部分を除き、実質上全ての共形層
を除去する工程、及び第１及び第２膜の残っている材料
物質を実質上全て除去する工程を含んで成る半導体デバ
イスの製造方法に関する。
細いラインを形成する残部が、ＶＬＳＬ構造で必要な非
常に微細な造作を形成するためのエツチングマスクとし
て使用可能である。
常に微細な造作を形成するためのエツチングマスクとし
て使用可能である。
（従来の技術と問題点）
上記のような方法は米国特許１）ｋ１４，３５４，８９
６から周知で、同特許における共形層は、ポリシリコン
や硝化シリコン等化学的な蒸着で被着可能物質である。
６から周知で、同特許における共形層は、ポリシリコン
や硝化シリコン等化学的な蒸着で被着可能物質である。
共形層を成す材料物質の細いラインは周知の方法を用い
て作成できるが、実際上は、ポリシリコンや硝化シリコ
ンの使用は隣接する層の材料物質との適合性という問題
を含んでいる。前記第１及び第２膜の残っている材料物
質をエツチング除去するとき、隣接層は容易に腐食され
てしまう。さらに、ポリシリコンまたは硝化シリコンの
蒸着は、真空状態下で注意深く行なわれねばならない。
て作成できるが、実際上は、ポリシリコンや硝化シリコ
ンの使用は隣接する層の材料物質との適合性という問題
を含んでいる。前記第１及び第２膜の残っている材料物
質をエツチング除去するとき、隣接層は容易に腐食され
てしまう。さらに、ポリシリコンまたは硝化シリコンの
蒸着は、真空状態下で注意深く行なわれねばならない。
またその後、高価な設備を用い真空下で等方性のエツチ
ングも行なわれなければならない。ポリシリコンまたは
硝化シリコンのドライイオン式エツチングは、下側に位
置する層の格子損傷を引き起す。
ングも行なわれなければならない。ポリシリコンまたは
硝化シリコンのドライイオン式エツチングは、下側に位
置する層の格子損傷を引き起す。
この損傷をアニール除去するため、加熱処理が必要にな
ることもある。
ることもある。
（問題点を解決するための手段）
本発明は、上記の複雑さを回避できる方法を提供するこ
とを目的とする。この目的を達成するため、本発明の方
法は、第１膜が除去された基部の表面部分頂部上とパタ
ーン状第２膜の頂部上とにフォトレジスト層を被覆する
ことによって共形層が形成されることを特徴とする。フ
ォトレジストははソ′全ての半導体材料と適合可能であ
る。また、フォトレジストの被着と現像は、標準的な圧
力及び温度で行なえる簡単な作業である。以下発明を、
図面を参照しながらより詳しく説明する。
とを目的とする。この目的を達成するため、本発明の方
法は、第１膜が除去された基部の表面部分頂部上とパタ
ーン状第２膜の頂部上とにフォトレジスト層を被覆する
ことによって共形層が形成されることを特徴とする。フ
ォトレジストははソ′全ての半導体材料と適合可能であ
る。また、フォトレジストの被着と現像は、標準的な圧
力及び温度で行なえる簡単な作業である。以下発明を、
図面を参照しながらより詳しく説明する。
尚各図面と好ましい実施例の説明中では、同一または極
めて類似の要素を表わすのに同じ参照符号を用いる。
めて類似の要素を表わすのに同じ参照符号を用いる。
（実施例）
第１ａ図から第１ｇ図は、全体を参照番号１０で示した
基部上に感光性物質の細いラインを作成する各ステップ
を例示している。基部１０は多（の形を取り得る。例え
ば、基部はシリコン等の半導体材料から成る。基部１０
中には、Ｐ形、Ｎ形、電気絶縁性、及び導電性の各種領
域（図示せず）が存在し得る。絶縁性及び／又は導電性
物質の１つまたはそれより多い層が、基部１０の上面に
沿って位置することもある。第１ａ図から第１ｇ図に示
した方法の以下の説明では、各種材料物質及び処理パラ
メータに関する選択が同じ実施例について成されたもの
とする。
基部上に感光性物質の細いラインを作成する各ステップ
を例示している。基部１０は多（の形を取り得る。例え
ば、基部はシリコン等の半導体材料から成る。基部１０
中には、Ｐ形、Ｎ形、電気絶縁性、及び導電性の各種領
域（図示せず）が存在し得る。絶縁性及び／又は導電性
物質の１つまたはそれより多い層が、基部１０の上面に
沿って位置することもある。第１ａ図から第１ｇ図に示
した方法の以下の説明では、各種材料物質及び処理パラ
メータに関する選択が同じ実施例について成されたもの
とする。
第１ステツプでは、第１ａ図に示すごとく、基部１０の
頂面全体に沿って第１膜１２を形成する。
頂面全体に沿って第１膜１２を形成する。
次に、第１膜１２の上面全体に沿って第２膜１４が作成
される。両膜１２．１４を構成する材料物質は：（１）
第２膜１４が第１膜１２に対して選択的にエツチング可
能であり、；且つ（２）第１膜１２が第２膜１４及び基
部１０上面の材料物質に対して選択的にエツチング可能
であるように選ばれる。
される。両膜１２．１４を構成する材料物質は：（１）
第２膜１４が第１膜１２に対して選択的にエツチング可
能であり、；且つ（２）第１膜１２が第２膜１４及び基
部１０上面の材料物質に対して選択的にエツチング可能
であるように選ばれる。
単結晶性または多結晶性シリコンが基部１０の頂部に沿
って位置する場合、各膜１２．１４は例えばそれぞれ二
酸化シリコンとアルミニウムである。
って位置する場合、各膜１２．１４は例えばそれぞれ二
酸化シリコンとアルミニウムである。
第１膜１２は蒸着ステップ、あるいは基部１０の上面に
おける組成に応じ基部１０の頂面に沿った化学的反応に
よって形成できる。第２膜１４も同様に、蒸着または化
学反応によって形成できる。
おける組成に応じ基部１０の頂面に沿った化学的反応に
よって形成できる。第２膜１４も同様に、蒸着または化
学反応によって形成できる。
本例において、第１膜１２の二酸化シリコンは基部１０
上面の一部を熱的酸化することによって作成される一方
、アルミニウムが蒸着されて第２膜１４を形成する。
上面の一部を熱的酸化することによって作成される一方
、アルミニウムが蒸着されて第２膜１４を形成する。
両膜１２．１４の厚さは、感光性物質の所望線巾、膜の
組成、使用するエツチング液とフォトレジストの種類、
フォトリトグラフインク装置、及びマスキングの設計原
則等の各種因子に依存する。
組成、使用するエツチング液とフォトレジストの種類、
フォトリトグラフインク装置、及びマスキングの設計原
則等の各種因子に依存する。
各膜１２．１４の厚さは、例えば１．０００オングスト
ロームである。
ロームである。
次に、標準的なフォトレジストから成るパターン状［１
６が、蒸着、ＵＶ （可視紫外）露光及び現像を行なう
通常のフォトリトグラフィック法に基づき第２膜１４上
に形成される。層１６のパターンは、第２膜１４まで下
方に延びた開孔１８で表わしである。
６が、蒸着、ＵＶ （可視紫外）露光及び現像を行なう
通常のフォトリトグラフィック法に基づき第２膜１４上
に形成される。層１６のパターンは、第２膜１４まで下
方に延びた開孔１８で表わしである。
フォトレジスト層１６をマスクとして用い、第２膜１４
の非被覆部が適切なエツチング液で除去され、開孔１８
を第１膜１２まで下方に延長する。
の非被覆部が適切なエツチング液で除去され、開孔１８
を第１膜１２まで下方に延長する。
エツチング液は第２膜１４を、第１膜１２またはフォト
レジスト層１６より多く腐食する。第１ｂ図に示すよう
に、第２膜の残部としてパターン状膜２０が形成される
。このエツチング工程は例えば９０秒間、４８部のリン
酸、４部の酢酸、１部の硝酸及び６部の水から成る化学
的エツチング液で行なわれる。エツチングは等方性なの
で、わずかなアンダーエツチングが生じるが、こ＼にお
いてその量は重要でない。
レジスト層１６より多く腐食する。第１ｂ図に示すよう
に、第２膜の残部としてパターン状膜２０が形成される
。このエツチング工程は例えば９０秒間、４８部のリン
酸、４部の酢酸、１部の硝酸及び６部の水から成る化学
的エツチング液で行なわれる。エツチングは等方性なの
で、わずかなアンダーエツチングが生じるが、こ＼にお
いてその量は重要でない。
フォトレジスト層１６をそのまま残した状態でパターン
状膜２０をマスクとして用い、適切な等方性エツチング
液によって施し、第１膜１２の非被覆部と第１膜１２の
被覆部の隣接部分とを除去する。第１ｃ図を参照のこと
。このエツチング液は第１膜１２を、パターン状膜２０
または基部１０の頂部材料物質より多（腐食する。第１
膜１２の残部は参照番号２２で示しである。アンダーエ
ツチングのため、パターン状膜２０の一部２４が残りの
膜部２２から張り出している。アンダーエツチングは例
えば２１０秒間、１部のフッ化水素酸と２０部のフッ化
アンモニウム４０％水溶液から成る化学的エツチング液
によって行なう。
状膜２０をマスクとして用い、適切な等方性エツチング
液によって施し、第１膜１２の非被覆部と第１膜１２の
被覆部の隣接部分とを除去する。第１ｃ図を参照のこと
。このエツチング液は第１膜１２を、パターン状膜２０
または基部１０の頂部材料物質より多（腐食する。第１
膜１２の残部は参照番号２２で示しである。アンダーエ
ツチングのため、パターン状膜２０の一部２４が残りの
膜部２２から張り出している。アンダーエツチングは例
えば２１０秒間、１部のフッ化水素酸と２０部のフッ化
アンモニウム４０％水溶液から成る化学的エツチング液
によって行なう。
張出部２４の巾は約０．２５ミクロンである。
次に、フォトレジスト層１６を通常の溶媒で除去し、第
１ｄ図に示した構造を作成する。あるいは、アンダーエ
ツチングを施して張出膜部２４の下方に開放スペースを
形成する前に、フォトレジスト層１６を除去してもよい
。いずれの場合にも、第１ｄ図の構造が達成される。
１ｄ図に示した構造を作成する。あるいは、アンダーエ
ツチングを施して張出膜部２４の下方に開放スペースを
形成する前に、フォトレジスト層１６を除去してもよい
。いずれの場合にも、第１ｄ図の構造が達成される。
次に、通常のポジ型フォトレジスタ等のポジ型感光性物
質から成る層２６が、第１ｅ図に示すごとく上記構造の
頂部に作成される。このステップは、感光層２６の一部
２８が張出膜部２４下方のスペースを占めるように実施
される。層２６の平均厚は通常、膜２２の厚さより大き
い。感光層２６は例えば、標準的なフォトリトグラフイ
ンク法に基づき１．２５ミクロンの厚さに形成される。
質から成る層２６が、第１ｅ図に示すごとく上記構造の
頂部に作成される。このステップは、感光層２６の一部
２８が張出膜部２４下方のスペースを占めるように実施
される。層２６の平均厚は通常、膜２２の厚さより大き
い。感光層２６は例えば、標準的なフォトリトグラフイ
ンク法に基づき１．２５ミクロンの厚さに形成される。
次に、こうして得られた構造がＵＶ光に一様露光され、
その後の現像ステップで溶解可能となるように、露光さ
れたフォトレジスト層２６の組成を変化させる。こ＼で
露光は、ＵＶ光が構造に対し基部１０の上面とはゾ垂直
な方向で入射するように実施される。従って、張出膜部
２４がフォトレジスト部２８をＵＶ光から遮蔽し、その
部分の化学組成が著しく変化するのを防ぐ。ＵＶ露光は
、透明なマスクを用いた通常の１対１投影位置合わせ装
置内で行なうのが好ましい。
その後の現像ステップで溶解可能となるように、露光さ
れたフォトレジスト層２６の組成を変化させる。こ＼で
露光は、ＵＶ光が構造に対し基部１０の上面とはゾ垂直
な方向で入射するように実施される。従って、張出膜部
２４がフォトレジスト部２８をＵＶ光から遮蔽し、その
部分の化学組成が著しく変化するのを防ぐ。ＵＶ露光は
、透明なマスクを用いた通常の１対１投影位置合わせ装
置内で行なうのが好ましい。
次に、こうして得た構造を標準的な現像液内に置き、露
光されたフォトレジスト層２６を全て除去する。フォト
レジスト部２８は露光されないので、現像液によって除
去されない。この結果第１ｒ図に示すような構造が得ら
れ、フォトレジスト部２８が張出膜部２４とはソ”等し
い巾を有するフォトレジストラインとなる。
光されたフォトレジスト層２６を全て除去する。フォト
レジスト部２８は露光されないので、現像液によって除
去されない。この結果第１ｒ図に示すような構造が得ら
れ、フォトレジスト部２８が張出膜部２４とはソ”等し
い巾を有するフォトレジストラインとなる。
その後残っている膜部２０．２２が除去され、基部１０
の上面上にフォトレジストライン２８が位置する第１ｇ
図に示したような構造を得る。膜部２０．２２の除去は
例えば、蒸成１４．１２をそれぞれエツチングするのに
用いた同じエツチング液で行なわれる。
の上面上にフォトレジストライン２８が位置する第１ｇ
図に示したような構造を得る。膜部２０．２２の除去は
例えば、蒸成１４．１２をそれぞれエツチングするのに
用いた同じエツチング液で行なわれる。
上記プロセスの留意すべき特徴は、フォトレジストライ
ン２８が必然的に“閉じた”ラインである点に存在する
。すなわち、フォトレジストライン２８は環状である。
ン２８が必然的に“閉じた”ラインである点に存在する
。すなわち、フォトレジストライン２８は環状である。
“開いた”ラインが必要な状況では、ライン２８のうち
“不所望な”部分がデバイスの重要でない領域に置かれ
る。次いで、ライン２８の不所望な部分を除くか、ある
いは（もっと一般的には）不所望な部分を用いて作成さ
れた余分の１つ以上のパターンを除去するため、わずか
な作業量であるが追加の処理がなされねばならない。こ
の追加処理は望ましくないが、ライン２８を非常に細く
できることによって相殺される。
“不所望な”部分がデバイスの重要でない領域に置かれ
る。次いで、ライン２８の不所望な部分を除くか、ある
いは（もっと一般的には）不所望な部分を用いて作成さ
れた余分の１つ以上のパターンを除去するため、わずか
な作業量であるが追加の処理がなされねばならない。こ
の追加処理は望ましくないが、ライン２８を非常に細く
できることによって相殺される。
次に第２ａ図から第２ｄ図及び第３ａ図から第３ｄ図を
参照すると、これら各図は一対のＮチャネル絶縁ゲート
形ＦＥＴを作製するのに上記の手順がいかに使われるか
を示している。こ＼での基部１０は、軽くドープされた
Ｐ単結晶性シリコン基板３０と、一対の活性半導体領域
３４を横方向から取り囲み、基板３０の上面に沿ってそ
れら領域３４を相互に電気絶縁すると共に他の同様な活
性半導体領域から電気絶縁する二酸化シリコンの凹部領
域３２と、活性半導体領域３４の上方に位置する二酸化
シリコンの薄い絶縁層３６と、酸化物領域３２．３６上
に位置したドープ化多結晶性シリコンの導電層３８から
成る。第２ａ図及び第３ａ図参照のこと。絶縁領域３２
は通常の酸化物絶縁法に基づいて形成される。両層３６
．３８も同じく通常の方法に基づいて形成され、例えば
それぞれ１００オングストロームと４． ＯＯＯオング
ストロームの厚さを有する。活性半導体領域３４の各々
がＦＥＴの各１つに対応している。
参照すると、これら各図は一対のＮチャネル絶縁ゲート
形ＦＥＴを作製するのに上記の手順がいかに使われるか
を示している。こ＼での基部１０は、軽くドープされた
Ｐ単結晶性シリコン基板３０と、一対の活性半導体領域
３４を横方向から取り囲み、基板３０の上面に沿ってそ
れら領域３４を相互に電気絶縁すると共に他の同様な活
性半導体領域から電気絶縁する二酸化シリコンの凹部領
域３２と、活性半導体領域３４の上方に位置する二酸化
シリコンの薄い絶縁層３６と、酸化物領域３２．３６上
に位置したドープ化多結晶性シリコンの導電層３８から
成る。第２ａ図及び第３ａ図参照のこと。絶縁領域３２
は通常の酸化物絶縁法に基づいて形成される。両層３６
．３８も同じく通常の方法に基づいて形成され、例えば
それぞれ１００オングストロームと４． ＯＯＯオング
ストロームの厚さを有する。活性半導体領域３４の各々
がＦＥＴの各１つに対応している。
第１ａ図から第１ｇ図を参照して前述したプロセスを用
い、フォトレジストライン２８がＦＥＴのゲート電極及
びゲート絶縁体となるはヌ′該当位置で、基部１０の頂
部の層３８上に形成される。
い、フォトレジストライン２８がＦＥＴのゲート電極及
びゲート絶縁体となるはヌ′該当位置で、基部１０の頂
部の層３８上に形成される。
第２ｂ図及び第３ｂ図を参照。フォトレジストライン２
８を形成するのに用いた前述の材料物質および処理パラ
メータに関する特定の選択が、こ＼でも使われた。フォ
トレジストライン２８は第２ｂ図に示すように環状であ
る。この例では、２つのＦＥＴのゲート電極が相互に永
久的に接続されるべきでない。従って、ライン２８の“
不所望な”部分は第２ｂ図に示した上側及び下側区域の
少くとも一部から成る。これらの両区域は、構造中の非
重要な部分における酸化物絶縁領域３２上に位置する。
８を形成するのに用いた前述の材料物質および処理パラ
メータに関する特定の選択が、こ＼でも使われた。フォ
トレジストライン２８は第２ｂ図に示すように環状であ
る。この例では、２つのＦＥＴのゲート電極が相互に永
久的に接続されるべきでない。従って、ライン２８の“
不所望な”部分は第２ｂ図に示した上側及び下側区域の
少くとも一部から成る。これらの両区域は、構造中の非
重要な部分における酸化物絶縁領域３２上に位置する。
次にフォトレジストライン２８をマスクとして用い、層
３８の被覆されてない部分が通常の等方性シリコンエツ
チング液によって除去される。層３８の残りが参照番号
４０で示しである。こ＼で、ライン２８を除去してもよ
い。酸化物層３６の露出部分も同じく、多結晶性シリコ
ンライン４０をマスクとして用い、通常の等方性エツチ
ング液によって除去される。酸化物層３６の残りの部分
がゲート絶縁体４２となる。ライン２８は先に除去され
ない場合こ＼で除去され、第２Ｃ図及び第３ｃ図に示す
ような構造を与える。各ライン４０．４２の巾は、ライ
ン２８の原車とはヌ゛等しい。ライン４０は第２Ｃ図に
示すごとく環状である。
３８の被覆されてない部分が通常の等方性シリコンエツ
チング液によって除去される。層３８の残りが参照番号
４０で示しである。こ＼で、ライン２８を除去してもよ
い。酸化物層３６の露出部分も同じく、多結晶性シリコ
ンライン４０をマスクとして用い、通常の等方性エツチ
ング液によって除去される。酸化物層３６の残りの部分
がゲート絶縁体４２となる。ライン２８は先に除去され
ない場合こ＼で除去され、第２Ｃ図及び第３ｃ図に示す
ような構造を与える。各ライン４０．４２の巾は、ライ
ン２８の原車とはヌ゛等しい。ライン４０は第２Ｃ図に
示すごとく環状である。
第２Ｃ図におけるライン４０の上側及び下側区域は不必
要で望ましくないものである。これらの区域は、適切な
フォトレジストマスク（不図示）を施し、不所望な区域
を適切なエツチング液によってエツチングし、次いでそ
のマスクを取り除くことによって除去される。ライン４
０の残った部分がゲート電極４４となる。その後側ゲー
ト要素４２．４４が、通常のイオン注入／拡散法に基づ
きＮ型のソース及びドレン領域４６．４８を形成する際
のマスクとして使われる。ソース／ドレン形成工程は、
ライン４０の不所望な区域の除去前に行なってもよい。
要で望ましくないものである。これらの区域は、適切な
フォトレジストマスク（不図示）を施し、不所望な区域
を適切なエツチング液によってエツチングし、次いでそ
のマスクを取り除くことによって除去される。ライン４
０の残った部分がゲート電極４４となる。その後側ゲー
ト要素４２．４４が、通常のイオン注入／拡散法に基づ
きＮ型のソース及びドレン領域４６．４８を形成する際
のマスクとして使われる。ソース／ドレン形成工程は、
ライン４０の不所望な区域の除去前に行なってもよい。
いずれの場合にも、構造は最終的に第２ｄ及び第３ｄ図
に示すように現われる。
に示すように現われる。
以上本発明を特定の実施例に従って説明したが、この説
明は例示のみを目的とし、特許請求の範囲に記載の発明
の範囲を限定するものでない。例えば、各膜は２つ以上
の層から構成することもできる。感光性物質の細いライ
ンは、プログラマブルな読取専用メモリのヒユーズ要素
またはバイポーラトランジスタのエミッタを画成する等
、広範囲の各種用途で使用可能である。従って、特許請
求の範囲で限定される発明の真の範囲及び精神から逸脱
せずに、各種の変更、変形及び応用が可能なのは当業者
にとって明らかであろう。
明は例示のみを目的とし、特許請求の範囲に記載の発明
の範囲を限定するものでない。例えば、各膜は２つ以上
の層から構成することもできる。感光性物質の細いライ
ンは、プログラマブルな読取専用メモリのヒユーズ要素
またはバイポーラトランジスタのエミッタを画成する等
、広範囲の各種用途で使用可能である。従って、特許請
求の範囲で限定される発明の真の範囲及び精神から逸脱
せずに、各種の変更、変形及び応用が可能なのは当業者
にとって明らかであろう。
第１ａ図から第１ｇ図は構造の側断面図で、本発明によ
って感光性物質のラインを形成する方法の各ステップを
示す； 第２ａ図から第２ｄ図は半回体構造の平面図で、第１ａ
図から第１ｇ図の方法を用いて一対の電界効果トランジ
スタ（ＦＥＴ）を形成する各ステップを示す；及び 第３ａ図から第３ｄ図はそれぞれ第２ａ図から第２ｄ図
の各３−３面に沿った側断面図である。 尚、第２ａ図から第２ｄ図は断面図でないが、対応した
領域及び区域をより明瞭に示すため第３ａ図から第３ｄ
図と同じように斜線が施しである。 １０・・・基部、１２・・・第１膜、２４・・・パター
ン状第２膜、２６・・・共形感光物質層、２８・・・張
出膜下方の共形層部。 ■ →−Ｃｐ
って感光性物質のラインを形成する方法の各ステップを
示す； 第２ａ図から第２ｄ図は半回体構造の平面図で、第１ａ
図から第１ｇ図の方法を用いて一対の電界効果トランジ
スタ（ＦＥＴ）を形成する各ステップを示す；及び 第３ａ図から第３ｄ図はそれぞれ第２ａ図から第２ｄ図
の各３−３面に沿った側断面図である。 尚、第２ａ図から第２ｄ図は断面図でないが、対応した
領域及び区域をより明瞭に示すため第３ａ図から第３ｄ
図と同じように斜線が施しである。 １０・・・基部、１２・・・第１膜、２４・・・パター
ン状第２膜、２６・・・共形感光物質層、２８・・・張
出膜下方の共形層部。 ■ →−Ｃｐ
Claims (3)
- （１）基部（１０）の上面に沿って第１膜（１２）を形
成する工程、第１膜の一部をパターン状第２膜（２４）
で被覆する工程、第１膜の非被覆部と第１膜の被覆部の
隣接部分とを除去して、パターン状第２膜の一部が第１
膜の残部から張り出すようにする工程、少くとも第１膜
の材料物質が除去された基部の表面部上に共形層（２６
）を形成する工程、パターン状第２膜の張出部下方の部
分（２８）を除き、実質上全ての共形層を除去する工程
、及び第１及び第２膜の残っている材料物質を実質上全
て除去する工程を含んで成る半導体デバイスの製造方法
において、第１膜（１２）が除去された基部（１０）の
表面部分頂部上とパターン状第２膜（２４）の頂部上と
にフォトレジスト層を被覆することによって前記共形層
（２６）が形成されることを特徴とする方法。 - （２）感光性物質の層の実質上全てを除去する工程が： 感光性物質の共形層（２６）を可視紫外光に露光し、パ
ターン状第２膜（２４）が感光性物質のうちパターン状
第２膜の張出部下側に位置する部分（２８）が可視紫外
光に露光されるのを実質上防止し、該露光が露光された
感光性物質の化学組成を変化せしめる工程；及び 感光性物質の層を現像し、化学組成の変化した感光性物
質を除去する工程；から成ることを特徴とする特許請求
の範囲第（１）項記載の方法。 - （３）感光性物質がポジ形フォトレジストであることを
特徴とする特許請求の範囲第（２）項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/812,538 US4631113A (en) | 1985-12-23 | 1985-12-23 | Method for manufacturing a narrow line of photosensitive material |
| US812538 | 1997-03-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62158328A true JPS62158328A (ja) | 1987-07-14 |
| JPH07105375B2 JPH07105375B2 (ja) | 1995-11-13 |
Family
ID=25209891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61303607A Expired - Lifetime JPH07105375B2 (ja) | 1985-12-23 | 1986-12-19 | 細い導体デバイスの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4631113A (ja) |
| EP (1) | EP0227189A3 (ja) |
| JP (1) | JPH07105375B2 (ja) |
| CA (1) | CA1251363A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221423A (en) * | 1986-05-20 | 1993-06-22 | Fujitsu Limited | Process for cleaning surface of semiconductor substrate |
| US4838991A (en) * | 1987-10-30 | 1989-06-13 | International Business Machines Corporation | Process for defining organic sidewall structures |
| JPH03123077A (ja) * | 1989-10-05 | 1991-05-24 | Matsushita Electric Ind Co Ltd | 両面加工半導体素子の製造方法 |
| US5118382A (en) * | 1990-08-10 | 1992-06-02 | Ibm Corporation | Elimination of etch stop undercut |
| US5651857A (en) * | 1995-09-08 | 1997-07-29 | International Business Machines Corporation | Sidewall spacer using an overhang |
| US5801088A (en) * | 1996-07-17 | 1998-09-01 | Advanced Micro Devices, Inc. | Method of forming a gate electrode for an IGFET |
| US6225229B1 (en) * | 1999-05-24 | 2001-05-01 | Advanced Micro Devices, Inc. | Removable photoresist spacers in CMOS transistor fabrication |
| DE102005008478B3 (de) * | 2005-02-24 | 2006-10-26 | Infineon Technologies Ag | Verfahren zur Herstellung von sublithographischen Strukturen |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3537925A (en) * | 1967-03-14 | 1970-11-03 | Gen Electric | Method of forming a fine line apertured film |
| NL157662B (nl) * | 1969-05-22 | 1978-08-15 | Philips Nv | Werkwijze voor het etsen van een oppervlak onder toepassing van een etsmasker, alsmede voorwerpen, verkregen door toepassing van deze werkwijze. |
| GB1437112A (en) * | 1973-09-07 | 1976-05-26 | Mullard Ltd | Semiconductor device manufacture |
| US4093503A (en) * | 1977-03-07 | 1978-06-06 | International Business Machines Corporation | Method for fabricating ultra-narrow metallic lines |
| US4313782A (en) * | 1979-11-14 | 1982-02-02 | Rca Corporation | Method of manufacturing submicron channel transistors |
| US4318759A (en) * | 1980-07-21 | 1982-03-09 | Data General Corporation | Retro-etch process for integrated circuits |
| US4354896A (en) * | 1980-08-05 | 1982-10-19 | Texas Instruments Incorporated | Formation of submicron substrate element |
| US4572765A (en) * | 1983-05-02 | 1986-02-25 | Fairchild Camera & Instrument Corporation | Method of fabricating integrated circuit structures using replica patterning |
-
1985
- 1985-12-23 US US06/812,538 patent/US4631113A/en not_active Expired - Fee Related
-
1986
- 1986-12-17 CA CA000525624A patent/CA1251363A/en not_active Expired
- 1986-12-17 EP EP86202303A patent/EP0227189A3/en not_active Withdrawn
- 1986-12-19 JP JP61303607A patent/JPH07105375B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4631113A (en) | 1986-12-23 |
| EP0227189A3 (en) | 1989-10-25 |
| EP0227189A2 (en) | 1987-07-01 |
| JPH07105375B2 (ja) | 1995-11-13 |
| CA1251363A (en) | 1989-03-21 |
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