JPS6367736A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPS6367736A JPS6367736A JP21315786A JP21315786A JPS6367736A JP S6367736 A JPS6367736 A JP S6367736A JP 21315786 A JP21315786 A JP 21315786A JP 21315786 A JP21315786 A JP 21315786A JP S6367736 A JPS6367736 A JP S6367736A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- oxide film
- forming
- insulator
- selectively
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
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- 238000007796 conventional method Methods 0.000 description 3
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- 239000013078 crystal Substances 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誘電体分離に関し、特に選択エピタキシャル法
を用いた半導体基板の製造方法に関する。
を用いた半導体基板の製造方法に関する。
従来選択エピタキシャル成長を用いた半導体基板の製造
方法としては第２図（ａ）〜（Ｃ）に示すように、絶縁
用酸化膜（２０２）を選択的に異方性のプラズマエツチ
ングを用い半導体基板（２０１）に到達するまでエツチ
ングをしてホール（２０４）を形成する。その後選択エ
ピタキシャル層（２０６）を形成するが、汚染およびダ
メージ％ｔ（２０５）が存在するため、結晶欠陥の多い
選択エピタキシャル層となっていた。
方法としては第２図（ａ）〜（Ｃ）に示すように、絶縁
用酸化膜（２０２）を選択的に異方性のプラズマエツチ
ングを用い半導体基板（２０１）に到達するまでエツチ
ングをしてホール（２０４）を形成する。その後選択エ
ピタキシャル層（２０６）を形成するが、汚染およびダ
メージ％ｔ（２０５）が存在するため、結晶欠陥の多い
選択エピタキシャル層となっていた。
上述した従来の選択エピタキシャルを用いた半導体基板
の製造方法では、プラズマエツチングの汚染およびダメ
ージがあるため、選択エピタキシャル層の結晶性が非常
に悪いものとなっていた。
の製造方法では、プラズマエツチングの汚染およびダメ
ージがあるため、選択エピタキシャル層の結晶性が非常
に悪いものとなっていた。
上述した従来の選択エピタキシャル成長を用いた半導体
基板の製造方法に対し本発明による製造方法では、選択
エピタキシャル成長を行なう領域の半導体基板表面をプ
ラズマエツチング中に露出しないため、汚染およびダメ
ージ等は酸化膜表面に存在し、その後のフッ酸等のエツ
チング液で処理を行ない選択的に半導体基板表面を露出
させるとともに、酸化膜表面に存在する汚染およびダメ
ージを除去する。その後、汚染およびダメージのない半
導体基板表面に選択エピタキシャル成長を行なうことに
よシ、結晶性の非常に良好な半導体基板を形成すること
ができる。
基板の製造方法に対し本発明による製造方法では、選択
エピタキシャル成長を行なう領域の半導体基板表面をプ
ラズマエツチング中に露出しないため、汚染およびダメ
ージ等は酸化膜表面に存在し、その後のフッ酸等のエツ
チング液で処理を行ない選択的に半導体基板表面を露出
させるとともに、酸化膜表面に存在する汚染およびダメ
ージを除去する。その後、汚染およびダメージのない半
導体基板表面に選択エピタキシャル成長を行なうことに
よシ、結晶性の非常に良好な半導体基板を形成すること
ができる。
本発明による半導体基板の製造方法は一導電形半導体基
板の表面に絶縁物を形成する工程、該絶縁物を選択的に
プラズマエツチングによシ前記半導体基板が露出しない
程度まで除去する工程、前記プラズマエツチングした領
域の絶縁物を、該絶縁物のエツチング液を用い、前記半
導体基板が露出するまで除去する工程、露出した該半導
体基板上にのみ選択的にエピタキシャル層を形成する工
程とを含むことを特徴とする。
板の表面に絶縁物を形成する工程、該絶縁物を選択的に
プラズマエツチングによシ前記半導体基板が露出しない
程度まで除去する工程、前記プラズマエツチングした領
域の絶縁物を、該絶縁物のエツチング液を用い、前記半
導体基板が露出するまで除去する工程、露出した該半導
体基板上にのみ選択的にエピタキシャル層を形成する工
程とを含むことを特徴とする。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）に本発明の実施例の工程断面図で
ある。Ｐ−形半導体基板（１０１）の表面に絶縁用酸化
膜（１０２）を１〜２μｍ程度形成する。その後フォト
レジスト（１０３）をマスクとして異方性のプラズマエ
ッチを行ない絶縁用酸化膜（１０２）が５００λ〜１ｏ
ｏｏ＾程度になるまでエツチングを行ない、底面の酸化
膜（１０６）を残し、ホール（１０４）を形成する。そ
の後ＨＩ’等のエツチング液を用い、側面の酸化膜（１
０５）および底面の酸化膜（１０６）をエツチングをし
て、同時に側面と底面に付着している汚染およびダメー
ジ層を除去する。その後選択エピタキシャル１（１０７
）を形成し半導体基板を形成する。
ある。Ｐ−形半導体基板（１０１）の表面に絶縁用酸化
膜（１０２）を１〜２μｍ程度形成する。その後フォト
レジスト（１０３）をマスクとして異方性のプラズマエ
ッチを行ない絶縁用酸化膜（１０２）が５００λ〜１ｏ
ｏｏ＾程度になるまでエツチングを行ない、底面の酸化
膜（１０６）を残し、ホール（１０４）を形成する。そ
の後ＨＩ’等のエツチング液を用い、側面の酸化膜（１
０５）および底面の酸化膜（１０６）をエツチングをし
て、同時に側面と底面に付着している汚染およびダメー
ジ層を除去する。その後選択エピタキシャル１（１０７
）を形成し半導体基板を形成する。
以上説明したように、本発明の製造方法を用いることに
よシ、結晶性の非常に良好な選択エピタキシャル成長を
用いた半導体基板を形成することができる。
よシ、結晶性の非常に良好な選択エピタキシャル成長を
用いた半導体基板を形成することができる。
は従来の方法の工程断面図である。１０１．２０１は半
導体基板、１０２．２０２は絶縁用酸化膜、１０３．２
０３はフォトレジスト、１０４．２０４はホール、１０
５は側面酸化膜、１０６は底面酸化膜、２０５は汚染お
よびダメージ層、１０７は選択エピタキシャル層、２０
６は結晶欠陥の多い選択エピタキシャル１゜ ７ Ｉ １２丁 （ｄ）
導体基板、１０２．２０２は絶縁用酸化膜、１０３．２
０３はフォトレジスト、１０４．２０４はホール、１０
５は側面酸化膜、１０６は底面酸化膜、２０５は汚染お
よびダメージ層、１０７は選択エピタキシャル層、２０
６は結晶欠陥の多い選択エピタキシャル１゜ ７ Ｉ １２丁 （ｄ）
Claims (1)
- 一導電形半導体基板の表面に絶縁物を形成する工程、該
絶縁物を選択的にプラズマエッチングにより、前記半導
体基板が露出しない程度まで除去する工程、前記プラズ
マエッチングした領域の絶縁物を該絶縁物のエッチング
液を用い、前記半導体基板が露出するまで除去する工程
、露出した該半導体基板上にのみ選択的にエピタキシャ
ル層を形成する工程とを含むことを特徴とする半導体基
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21315786A JPS6367736A (ja) | 1986-09-09 | 1986-09-09 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21315786A JPS6367736A (ja) | 1986-09-09 | 1986-09-09 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367736A true JPS6367736A (ja) | 1988-03-26 |
Family
ID=16634509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21315786A Pending JPS6367736A (ja) | 1986-09-09 | 1986-09-09 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367736A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650041A (en) * | 1994-06-17 | 1997-07-22 | Texas Instruments Incorporated | Semiconductor device fabrication method |
| KR100266457B1 (ko) * | 1998-02-04 | 2000-09-15 | 김규현 | 선택적에피택셜성장법을이용한트랜치소자분리방법 |
-
1986
- 1986-09-09 JP JP21315786A patent/JPS6367736A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650041A (en) * | 1994-06-17 | 1997-07-22 | Texas Instruments Incorporated | Semiconductor device fabrication method |
| KR100266457B1 (ko) * | 1998-02-04 | 2000-09-15 | 김규현 | 선택적에피택셜성장법을이용한트랜치소자분리방법 |
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