JPS61112331A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61112331A JPS61112331A JP23450684A JP23450684A JPS61112331A JP S61112331 A JPS61112331 A JP S61112331A JP 23450684 A JP23450684 A JP 23450684A JP 23450684 A JP23450684 A JP 23450684A JP S61112331 A JPS61112331 A JP S61112331A
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- Japan
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- semiconductor substrate
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- substrate
- semiconductor device
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体装置の製造方法にかかり、とくに半導体
基板裏面に人為的に欠陥中心を作ることを含む半導体装
置の製造方法に関するものである。
基板裏面に人為的に欠陥中心を作ることを含む半導体装
置の製造方法に関するものである。
（従来技術）
最近半導体集積回路の高密度化が進み、総合的な特性の
同上１歩留りの向上が求められている。
同上１歩留りの向上が求められている。
半導体集積回路の歩留り低下の一因として、半導体基板
中の欠陥がるり、この欠陥にエリ、リーク不良等がひき
おこされている。この欠陥の除去方法としてゲッタリン
グ法がある。ゲッタリング法とは、結晶基板中のデバイ
ス特性に無関係な個所に存在する欠陥に、有害な欠陥や
不純物を吸収させることである。このゲッタリング法の
１つとして、半導体基板の裏面にサンドブラスト等の方
法にエリダメージ層全形成する方法があり、効果も大き
いが、機械的研磨をおこなう為、半導体装置製造途中で
は、半導体表面のデバイスにも損傷を与えてしまう為、
スタート時点でしかおこなえない。
中の欠陥がるり、この欠陥にエリ、リーク不良等がひき
おこされている。この欠陥の除去方法としてゲッタリン
グ法がある。ゲッタリング法とは、結晶基板中のデバイ
ス特性に無関係な個所に存在する欠陥に、有害な欠陥や
不純物を吸収させることである。このゲッタリング法の
１つとして、半導体基板の裏面にサンドブラスト等の方
法にエリダメージ層全形成する方法があり、効果も大き
いが、機械的研磨をおこなう為、半導体装置製造途中で
は、半導体表面のデバイスにも損傷を与えてしまう為、
スタート時点でしかおこなえない。
この為、製造工程の長い製品では、裏面のダメージ層が
途中で消失し、効果がなくなるという欠点があった。
途中で消失し、効果がなくなるという欠点があった。
（発明の目的）
本発明の目的は、半導体装置製造中の任意の位置で半導
体基板表面のデバイスに揖ＷＪｔ与えることなく、半導
体基板裏面にのみダメージ層を形成することである。
体基板表面のデバイスに揖ＷＪｔ与えることなく、半導
体基板裏面にのみダメージ層を形成することである。
（発明の構Ｆｙ：、）
本発明に、半導体基板表面にフォトレジストヲ塗布する
工程と、半導体基板全面全フレオンを含むプラズマ中に
さらすことにエリ、半導体基板裏面にダメージ層全形成
する工程とを含んで構成される。この工程処理は１００
０°０以上の高温熱処理の直前に行うととくに効果が大
となる。
工程と、半導体基板全面全フレオンを含むプラズマ中に
さらすことにエリ、半導体基板裏面にダメージ層全形成
する工程とを含んで構成される。この工程処理は１００
０°０以上の高温熱処理の直前に行うととくに効果が大
となる。
（作用）
本発明は、フレオンを含むガスプラズマにより半導体基
板をエツチングすると、エツチングされ念場所に欠陥が
発生することを利用している。
板をエツチングすると、エツチングされ念場所に欠陥が
発生することを利用している。
（効果）
本発明は、表面をフォトレジストで保護した状態で化学
的に半導体基板裏面にのみダメージを与えられる為、半
導体基板表面のデバイスに損傷を与えることもない。又
、従来の機械的に研磨する方法と違い、半導体装置製造
中の任意の位置でおこなえる為、ゲッタリングの効果も
大きい。
的に半導体基板裏面にのみダメージを与えられる為、半
導体基板表面のデバイスに損傷を与えることもない。又
、従来の機械的に研磨する方法と違い、半導体装置製造
中の任意の位置でおこなえる為、ゲッタリングの効果も
大きい。
（実施例〕
以下に本発明の一実施例を図面をもとに説明する。
まず第１図（ａｌのようにｐ型半導体基板中１にｎ＋型
埋め込み層２ｔ−形成する。その後ｎ−型エビタキシャ
ル層４を成長させる。さらにｐ＋型絶縁層３を形成し、
熱酸化等の方法で酸化膜５を、ひき続いてＣＶＤ法等に
エリ窒化膜６ｔ−成長させ、フォトリソグラフィ技術に
エリ、窒化膜のパターンニングをおこなう。次に７オト
レジスト７ｙｊ：ウェハ表面にコーティングしく第１図
（ｂ））、Ｌかる後半導体基板全体をフレオンを含むガ
スプラズマ８中に置く（＠１図（Ｃ） ）、こうするこ
とにエリ、半導体基板の裏面にのみダメージ層９が発生
する。そうした後、表面の７オトレジスト７をとり除き
（１゛１第１図（ｄ））次工程へ送る。
埋め込み層２ｔ−形成する。その後ｎ−型エビタキシャ
ル層４を成長させる。さらにｐ＋型絶縁層３を形成し、
熱酸化等の方法で酸化膜５を、ひき続いてＣＶＤ法等に
エリ窒化膜６ｔ−成長させ、フォトリソグラフィ技術に
エリ、窒化膜のパターンニングをおこなう。次に７オト
レジスト７ｙｊ：ウェハ表面にコーティングしく第１図
（ｂ））、Ｌかる後半導体基板全体をフレオンを含むガ
スプラズマ８中に置く（＠１図（Ｃ） ）、こうするこ
とにエリ、半導体基板の裏面にのみダメージ層９が発生
する。そうした後、表面の７オトレジスト７をとり除き
（１゛１第１図（ｄ））次工程へ送る。
（発明のまとめ）
以上の方法に一エリ半導体装置製造中の任意の位置で半
導体基板表面のデバイスに損傷を与えることなく、半導
体基板の裏面にのみダメージを与えることが可能となり
、高歩留りの半導体集積回路を得ることができた。 ゛
導体基板表面のデバイスに損傷を与えることなく、半導
体基板の裏面にのみダメージを与えることが可能となり
、高歩留りの半導体集積回路を得ることができた。 ゛
第１図は本発明の一実施例を示す工程断面図である。
図中の記号は、１・・・・・・ｐ型半導体基板、２・・
・・・・ｎ十型埋め込み層、３・・・・・・ｐ＋型絶縁
層、４・・・・・ｎ−型エピ層、５・・・・・・酸化膜
、６・・・・・・窒化膜、７・・・・・・フォトレジス
ト、８・・・・・・７レオンを含むガスプラズマ、９・
・・・・・ダメージ層。 第１図
・・・・ｎ十型埋め込み層、３・・・・・・ｐ＋型絶縁
層、４・・・・・ｎ−型エピ層、５・・・・・・酸化膜
、６・・・・・・窒化膜、７・・・・・・フォトレジス
ト、８・・・・・・７レオンを含むガスプラズマ、９・
・・・・・ダメージ層。 第１図
Claims (2)
- （１）半導体基板表面にフォトレジストを塗布した後、
該半導体基板全体をフレオンを含むガスプラズマ中に設
置し、これにより該半導体基板の裏面にダメージ層を形
成する工程を含むことを特徴とする半導体装置の製造方
法。 - （２）上記の処理を、１０００℃以上の高温熱処理の直
前におこなうことを特徴とする特許請求の範囲第（１）
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23450684A JPS61112331A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23450684A JPS61112331A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112331A true JPS61112331A (ja) | 1986-05-30 |
Family
ID=16972092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23450684A Pending JPS61112331A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI788585B (zh) * | 2018-08-21 | 2023-01-01 | 日商富士軟片商業創新股份有限公司 | 製造半導體基板的方法 |
-
1984
- 1984-11-07 JP JP23450684A patent/JPS61112331A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI788585B (zh) * | 2018-08-21 | 2023-01-01 | 日商富士軟片商業創新股份有限公司 | 製造半導體基板的方法 |
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