JPS62142327A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62142327A JPS62142327A JP28361685A JP28361685A JPS62142327A JP S62142327 A JPS62142327 A JP S62142327A JP 28361685 A JP28361685 A JP 28361685A JP 28361685 A JP28361685 A JP 28361685A JP S62142327 A JPS62142327 A JP S62142327A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- film
- etching
- oxide film
- semiconductor device
- Prior art date
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- Pending
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体基板に溝をほるための半導体装置の製
造方法に関するものである。
造方法に関するものである。
従来の技術
近年、半導体の集漬度は、例えばダイナミックメモリに
みられるように年々高まってきている。
みられるように年々高まってきている。
集績度の増大にともなって素子分離には、従来の選択酸
化法（ＬＯＣＯＳ ）から、横方向の寸法を規制されな
い溝堀り分離を使うことが主流となってきている。
化法（ＬＯＣＯＳ ）から、横方向の寸法を規制されな
い溝堀り分離を使うことが主流となってきている。
ここで第５図を参照してＳｉ基板の場合の従来の溝堀り
方法について説明する。５１はＳｉ基板、５２はレジス
トマスク、６３はエツチングガスである。５３のエツチ
ングガスとしては通常ＳＦ６＋ＣＣｆ１４が使われる。
方法について説明する。５１はＳｉ基板、５２はレジス
トマスク、６３はエツチングガスである。５３のエツチ
ングガスとしては通常ＳＦ６＋ＣＣｆ１４が使われる。
発明が解決しようとする問題点
ところが、これらのドライエツチングは、イオンの衝突
、吸着、反応、脱着という過程において行なわれるため
、エツチング表面の荒れ、あるいはダメージが必然的な
問題となる。従って素子領域へのリーク電流、あるいは
、溝領域にＣＯＤのようなデバイスを形成する場合には
、このエツチングダメージは深刻な問題となる。
、吸着、反応、脱着という過程において行なわれるため
、エツチング表面の荒れ、あるいはダメージが必然的な
問題となる。従って素子領域へのリーク電流、あるいは
、溝領域にＣＯＤのようなデバイスを形成する場合には
、このエツチングダメージは深刻な問題となる。
本発明は、かかる点に鑑みてなされたもので、表面にダ
メージを与えるととなく、半導体基板に溝を堀る半導体
装置の製造方法を提供するものである。
メージを与えるととなく、半導体基板に溝を堀る半導体
装置の製造方法を提供するものである。
問題点を解決するだめの手段
本発明は、上記間頂点を解決するため本発明の半導体装
置の製造方法は、半導体の溝を堀る領域をあらかじめｐ
型領域とし、その領域を陽極酸化して酸１ヒ膜を形成し
、この酸化膜をエツチングすることによって、溝を形成
するものである。
置の製造方法は、半導体の溝を堀る領域をあらかじめｐ
型領域とし、その領域を陽極酸化して酸１ヒ膜を形成し
、この酸化膜をエツチングすることによって、溝を形成
するものである。
作 用
本発明は上記した構成により、酸化膜をエツチングする
ことによって形成するので、表面にダメージの少ない溝
を堀ることかできる。
ことによって形成するので、表面にダメージの少ない溝
を堀ることかできる。
実施例
第１図は、本発明の半導体装置の製造方法の一実施例を
示したものである。
示したものである。
１１はｎ型単結晶シリコン基板、１２は本発明によって
形成された溝を示す。
形成された溝を示す。
第１図を形成するまでのプロセス７０−を以下に示す。
まずｎ型Ｓｔ基板１１上に、窒化Ｓｉ膜１３ （ＳｉＮ
膜）を形成し、その上にレジストマスク１４を形成し、
エツチングを施し、パターンを形成する（第２図）。次
にＳｉＮ膜１３のない部分にｓ ｘ ｉ ｏ１３のボロ
ンイオンを注入しり領域１５を形成する（第３図）。次
にＨＦ中での陽極化成を行ない、多孔質シリコン酸化膜
１６を形成し、この多孔質シリコン酸化膜１６を熱酸化
する（第４図）。最後にこの熱酸化膜およびＳｉＮ膜を
除去する。
膜）を形成し、その上にレジストマスク１４を形成し、
エツチングを施し、パターンを形成する（第２図）。次
にＳｉＮ膜１３のない部分にｓ ｘ ｉ ｏ１３のボロ
ンイオンを注入しり領域１５を形成する（第３図）。次
にＨＦ中での陽極化成を行ない、多孔質シリコン酸化膜
１６を形成し、この多孔質シリコン酸化膜１６を熱酸化
する（第４図）。最後にこの熱酸化膜およびＳｉＮ膜を
除去する。
第２図から第５図に示したプロセス７０−により第１図
に示す溝を形成すれば、酸化膜をエツチングして溝を形
成するので、表面にダメージのない溝を形成することが
できる。特にこの溝にＣＯＤのようなデバイスを形成す
る場合には非常に有効である。
に示す溝を形成すれば、酸化膜をエツチングして溝を形
成するので、表面にダメージのない溝を形成することが
できる。特にこの溝にＣＯＤのようなデバイスを形成す
る場合には非常に有効である。
発明の効果
以上述べてきたように、本発明によれば、きわめて簡単
な方法で、表面にダメージや荒れのない溝を形成するこ
とができるので、実用的にきわめて有効である。
な方法で、表面にダメージや荒れのない溝を形成するこ
とができるので、実用的にきわめて有効である。
第１図は本発明の一実施例によ多形成された溝を示す断
面図、第２図、第３図、第４図は第１図に示す溝を形成
するまでのプロセス７０−を表わした断面図、第５図は
従来の方法を表わした断面図である。 １１・・・ｎ型Ｓｉ基板、１２・・・・・・溝、１６・
・・・ｐ＋領領域１６ ・多孔質シリコン酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １ｌ−ｎ２５ｉ與反１２−溝 ｌ６−−−多ＪＬ質シリコン酉費化、慢第４図 Ｓ４・・−５ＦｂすＣα４がス
面図、第２図、第３図、第４図は第１図に示す溝を形成
するまでのプロセス７０−を表わした断面図、第５図は
従来の方法を表わした断面図である。 １１・・・ｎ型Ｓｉ基板、１２・・・・・・溝、１６・
・・・ｐ＋領領域１６ ・多孔質シリコン酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １ｌ−ｎ２５ｉ與反１２−溝 ｌ６−−−多ＪＬ質シリコン酉費化、慢第４図 Ｓ４・・−５ＦｂすＣα４がス
Claims (2)
- （１）半導体基板にｐ型領域を形成する工程と、前記ｐ
型領域を陽極化成する工程と、前記陽極化成によって形
成された酸化膜を除去して溝を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - （２）陽極化成後熱酸化する工程を含むことを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28361685A JPS62142327A (ja) | 1985-12-17 | 1985-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28361685A JPS62142327A (ja) | 1985-12-17 | 1985-12-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62142327A true JPS62142327A (ja) | 1987-06-25 |
Family
ID=17667809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28361685A Pending JPS62142327A (ja) | 1985-12-17 | 1985-12-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62142327A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004021228A1 (de) * | 2004-04-30 | 2005-11-17 | Infineon Technologies Ag | Verfahren zum Einbringen eines Grabens in einen Halbleiterkörper |
| JP2009529795A (ja) * | 2006-03-14 | 2009-08-20 | インスティチュート フュア ミクロエレクトロニク シュトゥットガルト | 集積回路を製造する方法 |
-
1985
- 1985-12-17 JP JP28361685A patent/JPS62142327A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004021228A1 (de) * | 2004-04-30 | 2005-11-17 | Infineon Technologies Ag | Verfahren zum Einbringen eines Grabens in einen Halbleiterkörper |
| DE102004021228B4 (de) * | 2004-04-30 | 2009-01-08 | Infineon Technologies Ag | Verfahren zum Einbringen eines Grabens in einen Halbleiterkörper eines Kompensationsbauelementes |
| JP2009529795A (ja) * | 2006-03-14 | 2009-08-20 | インスティチュート フュア ミクロエレクトロニク シュトゥットガルト | 集積回路を製造する方法 |
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